[發(fā)明專利]半導(dǎo)體結(jié)構(gòu)及其形成方法

有效

• 申請?zhí)枺?/td>: 201811271215.1
• 申請日: 2018-10-29
• 公開（公告）號: CN111106064B
• 公開（公告）日: 2022-11-04
• 發(fā)明（設(shè)計）人: 王楠
• 申請（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L27/088
• 代理公司: 上海知錦知識產(chǎn)權(quán)代理事務(wù)所(特殊普通合伙) 31327
• 代理人: 高靜;李麗

一種半導(dǎo)體結(jié)構(gòu)及其形成方法，形成方法包括：提供基底；圖形化基底，形成襯底以及位于襯底上多個分立的鰭部，用于形成器件的鰭部為器件鰭部，剩余鰭部為偽鰭部；在鰭部露出的襯底上形成隔離膜，隔離膜露出鰭部頂部；形成隔離膜后，刻蝕偽鰭部，在隔離膜內(nèi)形成第一開口；在第一開口內(nèi)填充介電材料層，形成隔離鰭部；形成隔離鰭部后，對隔離膜進行刻蝕處理，刻蝕后的隔離膜作為隔離層；形成隔離層后，形成橫跨器件鰭部的柵極結(jié)構(gòu)以及位于柵極結(jié)構(gòu)兩側(cè)器件鰭部內(nèi)的源漏摻雜層。本發(fā)明實施例通過隔離鰭部，能夠提高隔離層的厚度均一性、降低器件鰭部發(fā)生彎曲或傾斜的概率，隔離鰭部還有利于避免相鄰器件的源漏摻雜層發(fā)生短接的問題。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種半導(dǎo)體結(jié)構(gòu)及其形成方法。

背景技術(shù)

在半導(dǎo)體制造中，隨著超大規(guī)模集成電路的發(fā)展趨勢，集成電路特征尺寸持續(xù)減小，為了適應(yīng)更小的特征尺寸，金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的溝道長度也相應(yīng)不斷縮短。然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，因此柵極結(jié)構(gòu)對溝道的控制能力隨之變差，柵極電壓夾斷(pinch off)溝道的難度也越來越大，使得亞閾值漏電(subthreshold leakage)現(xiàn)象，即所謂的短溝道效應(yīng)(SCE：short-channel effects)更容易發(fā)生。

因此，為了更好的適應(yīng)特征尺寸的減小，半導(dǎo)體工藝逐漸開始從平面MOSFET向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應(yīng)晶體管(FinFET)。FinFET中，柵極結(jié)構(gòu)至少可以從兩側(cè)對超薄體(鰭部)進行控制，與平面MOSFET相比，柵極結(jié)構(gòu)對溝道的控制能力更強，能夠很好的抑制短溝道效應(yīng)；且FinFET相對于其他器件，與現(xiàn)有集成電路制造具有更好的兼容性。

當摩爾定律繼續(xù)向前延伸的腳步不可逆轉(zhuǎn)的時候，自對準雙重圖形化技術(shù)(Self-Aligned Double Patterning，SADP)和自對準四重圖形化技術(shù)(Self-Aligned QuadruplePatterning，SQDP)被運用于FinFET的形成工藝中，后鰭切方法(Fin cut last)也是FinFET形成工藝中不可或缺的工藝步驟。

發(fā)明內(nèi)容

本發(fā)明實施例解決的問題是提供一種半導(dǎo)體結(jié)構(gòu)及其形成方法，提升半導(dǎo)體器件的性能。

為解決上述問題，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括：提供基底；圖形化所述基底，形成襯底以及位于所述襯底上多個分立的鰭部，用于形成器件的鰭部為器件鰭部，剩余鰭部為偽鰭部；在所述鰭部露出的襯底上形成隔離膜，所述隔離膜露出所述鰭部的頂部；形成所述隔離膜后，刻蝕所述偽鰭部，在所述隔離膜內(nèi)形成第一開口；在所述第一開口內(nèi)填充介電材料層，形成隔離鰭部；形成所述隔離鰭部后，對所述隔離膜進行刻蝕處理，刻蝕后的隔離膜作為隔離層；形成所述隔離層后，形成橫跨所述器件鰭部的柵極結(jié)構(gòu)以及位于所述柵極結(jié)構(gòu)兩側(cè)器件鰭部內(nèi)的源漏摻雜層。

可選的，提供基底的步驟包括：提供第一Si層、位于第一Si層上的第一SiGe層以及位于所述第一SiGe層上的第二Si層，所述第二Si層提供的拉伸應(yīng)力大于第一Si層提供的拉伸應(yīng)力；圖形化所述基底的步驟包括：依次刻蝕所述第二Si層以及第一SiGe層，形成襯底以及位于所述襯底上分立的鰭部。

可選的，所述基底包括：用于形成NMOS晶體管的第一區(qū)域以及用于形成PMOS晶體管的第二區(qū)域；形成所述隔離膜后，在所述隔離膜內(nèi)形成第一開口之前，所述形成方法還包括：去除所述第二區(qū)域器件鰭部的第二Si層，在所述隔離膜內(nèi)形成第二開口；在所述第二開口內(nèi)填充第二SiGe層，所述第二SiGe層中Ge的摩爾體積百分比大于所述第一SiGe層中Ge的摩爾體積百分比。

可選的，所述偽鰭部位于所述第一區(qū)域和第二區(qū)域之間。