[發明專利]NMOS管及其制造方法

在審

• 申請號: 201811267159.4
• 申請日: 2018-10-29
• 公開（公告）號: CN109473480A
• 公開（公告）日: 2019-03-15
• 發明（設計）人: 陳品翰
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L27/092;H01L21/336
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種NMOS管，包括：在硅襯底的表面形成有P阱；在P阱表面形成有柵極結構；在柵極結構的兩側形成有凹槽；在凹槽中嵌入式外延層，嵌入式外延層包括：硅種子層，硅磷主體層，位于硅磷主體層和硅種子層之間的屏蔽層，突出到凹槽頂部的硅蓋帽層；硅磷主體層具有磷重摻雜的結構，屏蔽層用于減少嵌入式外延層的磷向周側的P阱中外擴的數量從而減少并防止外擴的磷對的溝道的影響。本發明還公開了一種NMOS管的制造方法。本發明能改善器件的短溝道效應并從而改善器件的穩定度。

技術領域

本發明涉及半導體集成電路制造領域，特別涉及一種NMOS管；本發明還涉及一種NMOS管的制造方法。

背景技術

HKMG具有高介電常數(HK)的柵介質層以及金屬柵(MG)，故本領域中通常縮寫為HKMG。采用HKMG的MOS晶體管中，NMOS的源區和漏區往往采用嵌入式外延層，NMOS的嵌入式外延層的材料通常為SiP，通過嵌入式外延層改變NMOS的溝道區的應力并形成有利于改善NMOS的溝道區的電子的遷移率的張應力，從而能改善NMOS的溝道區的電子遷移率，降低溝道電阻。

隨著技術的發展，器件的關鍵尺寸(CD)越來越小，如現有HKMG工藝的技術節點即CD已經達28nm以下，這使得器件的短溝道效應(short channel effect)越來越嚴重，使器件的性能如器件的穩定性受到嚴重的影響。

發明內容

本發明所要解決的技術問題是提供一種NMOS管，能改善器件的短溝道效應，提高器件的穩定度。為此，本發明還提供一種NMOS管的制造方法。

為解決上述技術問題，本發明提供的NMOS管包括：

在硅襯底的表面形成有P阱。

在所述P阱表面形成有柵極結構，被所述柵極結構覆蓋的所述P阱表面用于形成溝道。

在所述柵極結構的兩側的所述P阱中形成有凹槽。

在所述凹槽中嵌入式外延層，所述嵌入式外延層包括：

形成于所述凹槽的內側表面的硅種子層(Si seed)，將所述凹槽填充的硅磷(SiP)主體層(Body)，位于所述硅磷主體層和所述硅種子層之間的屏蔽層(barrier layer)，突出到所述凹槽頂部的硅蓋帽層(Cap)。

所述硅蓋帽層將所述硅種子層、所述硅磷主體層和所述屏蔽層的表面覆蓋。

所述硅磷主體層具有磷重摻雜的結構。所述屏蔽層用于減少所述嵌入式外延層的磷向周側的所述P阱中外擴的數量從而減少并防止外擴的磷對的所述溝道的影響，從而能改善器件的短溝道效應并從而改善器件的穩定度。

進一步的改進是，所述柵極結構為HKMG。

進一步的改進是，在所述柵極結構兩側的所述嵌入式外延層中形成有由N+區組成的源區和漏區。

進一步的改進是，所述屏蔽層的材料為碳化硅(SiC)。

進一步的改進是，所述柵極結構由偽柵結構定義，所述偽柵結構在所述源區和所述漏區形成之后去除，并在所述偽柵結構去除的區域中形成所述柵極結構。

所述偽柵結構包括形成于所述P阱表面的第一柵介質層和多晶硅偽柵。

進一步的改進是，所述凹槽自對準定義于所述多晶硅偽柵的兩側，所述源區和所述漏區自對準定義于所述多晶硅偽柵的兩側。

進一步的改進是，所述凹槽的兩側面都呈“∑”形。

進一步的改進是，在所述偽柵結構的兩側形成有氮化硅側墻。

進一步的改進是，在所述硅襯底上還同時集成有PMOS管，所述NMOS管的溝道的長度為28nm以下。