[發明專利]雙控制器并行總線通訊裝置、方法及通訊設備

有效

• 申請號: 201811254945.0
• 申請日: 2018-10-25
• 公開（公告）號: CN109188986B
• 公開（公告）日: 2021-09-07
• 發明（設計）人: 田曉剛
• 申請（專利權）人: 深圳易能電氣技術股份有限公司
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 深圳市港灣知識產權代理有限公司 44258
• 代理人: 微嘉

本發明公開了一種雙控制器并行總線通訊裝置、方法及通訊設備，所述雙控制器并行總線通訊裝置包括主控制器、從控制器及數據交換電路；其中，所述數據交換電路包括硬件狀態機及中間存儲器；所述硬件狀態機，用于根據時基信號來切換由所述主控制器訪問所述數據交換電路或者由所述從控制器訪問所述數據交換電路。本發明技術方案實現了低成本、高可靠性及高性能的雙控制器并行總線通訊功能。

技術領域

本發明涉及通訊技術領域，特別涉及一種雙控制器并行總線通訊裝置、方法及通訊設備。

背景技術

MCU作為一種微控制器在很多嵌入式系統中得到了大量的應用，并且很多板上系統的多個MCU之間都需要交換數據。并行總線數據通訊方式由于通訊效率高，在一些數據量比較大或通訊實時性要求比較高的場合經常采用。雖然，目前很多市面上主流的MCU都集成了并行總線通訊接口，并且支持DMA數據傳輸，很好的實現了芯片資源和并行總線通訊性能的兼顧。但是，目前MCU器集成的并行總線通訊接口作為主機主要用來實現對其他板上并行從機外設的訪問。

要實現板上MCU之間的并行數據交換，目前面臨著一些效率低、耗費資源等問題，目前市場上急切需要提供一種高效的，可靠的，低成本的MCU雙機并行總線通訊解決方案。

發明內容

本發明的主要目的是提供一種雙控制器并行總線通訊裝置，旨在實現了低成本、高可靠性及高性能的雙控制器并行總線通訊功能。

為實現上述目的，本發明提出的雙控制器并行總線通訊裝置，所述雙控制器并行總線通訊裝置包括主控制器、從控制器及數據交換電路；其中，所述數據交換電路包括硬件狀態機及中間存儲器；

所述硬件狀態機，用于根據時基信號來切換由所述主控制器訪問所述數據交換電路或者由所述從控制器訪問所述數據交換電路；

當所述時基信號由高電平變為低電平時，所述硬件狀態機將所述主控制器的并行總線與所述中間存儲器的并行總線連通，所述從控制器的并行總線信號被置于高阻狀態；當所述時基信號由低電平反轉為高電平時，所述硬件狀態機將所述從控制器的并行總線與所述中間存儲器的并行總線連通，所述主控制器的并行總線信號被置于高阻狀態。

優選地，所述主控制器包括定時器，所述從控制器包括外部中斷接口；其中，

所述定時器生成的所述時基信號由所述外部中斷接口接收，所述時基信號每個周期中的低電平持續時間與所述主控制器訪問數據交換電路時間相等，所述時基信號每個周期中的高電平持續時間與所述從控制器訪問數據交換電路時間相等。

優選地，所述主控制器的并行總線及所述從控制器的并行總線分別都與所述硬件狀態機連接，所述硬件狀態機還與所述中間存儲器的并行總線連接，所述硬件狀態機還用于實現對所述中間存儲器的分時控制；其中，并行總線包括控制線、數據線及地址線；

所述主控制器的并行總線控制線、所述主控制器的并行總線數據線及所述主控制器的并行總線地址線分別都與所述硬件狀態機連接，所述從控制器的并行總線控制線、所述從控制器的并行總線數據線及所述從控制器的并行總線地址線分別都與所述硬件狀態機連接，所述硬件狀態機還與所述中間存儲器的并行總線控制線、所述中間存儲器的并行總線數據線及所述中間存儲器的并行總線地址線分別連接。

優選地，所述硬件狀態機包括并行總線控制電路、并行總線地址電路及并行總線數據電路；其中，

所述并行總線控制電路與所述主控制器的并行總線控制線、所述從控制器的并行總線控制線及所述中間存儲器的并行總線控制線分別連接，所述并行總線地址電路與所述主控制器的并行總線地址線、所述從控制器的并行總線地址線及所述中間存儲器的并行總線地址線分別連接，所述并行總線數據電路與所述主控制器的并行總線數據線、所述從控制器的并行總線數據線及所述中間存儲器的并行總線數據線分別連接。

優選地，所述并行總線控制電路包括第一緩沖器、第二緩沖器、第三緩沖器、第四緩沖器及第一非門；其中，