[發明專利]半導體封裝結構及其制作方法

在審

• 申請號: 201811254743.6
• 申請日: 2018-10-26
• 公開（公告）號: CN111106096A
• 公開（公告）日: 2020-05-05
• 發明（設計）人: 胡竹青;許詩濱;許哲瑋
• 申請（專利權）人: 鳳凰先驅股份有限公司
• 主分類號: H01L25/065
• 分類號: H01L25/065;H01L23/367;H01L23/31;H01L21/50
• 代理公司: 北京匯智英財專利代理事務所(普通合伙) 11301
• 代理人: 唐軼

一種半導體封裝結構，包括一線路增層基板、一芯片、多個導電柱、一模封層及至少一內存模塊；線路增層基板包括第一表面及第二表面，分別暴露出多個覆晶焊墊、多個第一焊墊及多個第二焊墊；芯片的第一面與這些覆晶焊墊電性連接；導電柱設于線路增層基板的第一表面，并分別與對應的第一焊墊電性連接；模封層設于線路增層基板的第一表面，且覆蓋芯片及導電柱；芯片的第二面及各導電柱的第一端是暴露于模封層；內存模塊設于模封層上，并與暴露于模封層的導電柱的第一端電性連接。本發明提供一種半導體封裝結構及其制作方法，能夠增加芯片的散熱能力以及避免因導電線路良率問題而造成芯片的陪葬耗損。

技術領域

本發明是有關于一種封裝結構及其制作方法，且特別是有關于一種堆棧式封裝層疊的半導體封裝結構及其制作方法。

背景技術

芯片封裝主要提供集成電路（IC）保護、散熱、電路導通等功能。隨著晶圓工藝技術發展，集成電路密度、傳輸速率及降低信號干擾等效能需求提高，使得集成電路芯片封裝的技術要求逐漸增加。

為了整合多數的組件于一封裝體中，一種堆棧式層疊封裝（stacked package onpackage, PoP）技術于是被開發出來。堆棧式層疊封裝技術是將兩個或更多的組件，以垂直堆棧或是背部搭載的方式，在底層（基礎）封裝中整合高密度的多位或混合信號邏輯組件，而在頂層（堆棧的）封裝中整合高密度或組合內存。相較于傳統并排排列方式的封裝，堆棧式層疊封裝占用更少的印刷電路板（printed circuit board,，PCB）的版面并簡化電路板設計，可通過內存與邏輯電路的直接連接改善頻率效能表現。

再隨著技術的演進，又再發展出一種扇出型晶圓級封裝（Fan-out wafer levelpackage, FOWLP）技術，或稱之為整合型扇出封裝（Integrated Fan-out, InFO）技術，其優勢在于可省去載板，因而成本可較傳統的PoP封裝更為低廉，大幅節省芯片封裝的成本，并可應用于行動通信裝置的處理器芯片（application processor, AP）或其他射頻（RF）、電源管理IC等大宗應用市場。

請搭配圖1A至圖1K所示，一種現有的整合型扇出封裝10的制作方法包括下列步驟。如圖1A，步驟S01將一芯片11放置于一玻璃基板12上。如圖1B，步驟S02形成一模封層13于玻璃基板12以及芯片11上，以覆蓋芯片11。如圖1C，步驟S03于模封層13形成多個開孔131。如圖1D，步驟S04于開孔131中形成導電柱14。如圖1E，步驟S05將一載板15設置于模封層13以及導電柱14上。如第1F，步驟S06將玻璃基板12移除而形成一半導體封裝半成品10a，并翻轉半導體封裝半成品10a，使得芯片11的一主動面111朝上。

再如圖1G，步驟S07于半導體封裝半成品10a上形成重分布層（redistributionlayer, RDL）16，其依據所需的層數而分別執行下述子步驟：形成介電層，接著在介電層形成開孔，再接著在開孔中形成金屬層，最后研磨上表面。如圖1G所示的重分布層16共包括十層金屬層，因此，其必須執行十次上述的子步驟，最后暴露于最上層表面的金屬層則作為連接焊墊161。

如圖1H，步驟S08于連接焊墊161上形成導電凸塊17a。如圖1I，步驟S09移除載板15以暴露出導電柱14的一端。如圖1J，步驟S10，接著提供一內存模塊18，并通過導電凸塊17b而與導電柱14電性連接。最后如圖1K，步驟S11于導電凸塊17b周圍的空隙中形成介電層19，以完成整合型扇出封裝10。

承上所述，現有的整合型扇出封裝具有下列缺點：（1）芯片無法裸露，因而其散熱效果將被限制。（2）先設置芯片后，再于半導體封裝半成品上制作重分布層。倘若在制作重分布層的過程中因為失誤而導致產生不良品，則芯片將可能隨之報廢，或需要進行費時與費工的重工程序。

發明內容

本發明的一目的是提供一種半導體封裝結構及其制作方法，能夠增加芯片的散熱能力以及避免因導電線路良率問題而造成芯片的陪葬耗損。