[發明專利]瞬態電壓抑制器

有效

• 申請號: 201811245838.1
• 申請日: 2018-10-24
• 公開（公告）號: CN110034108B
• 公開（公告）日: 2021-07-27
• 發明（設計）人: 沈佑書;范美蓮
• 申請（專利權）人: 晶焱科技股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 北京科龍寰宇知識產權代理有限責任公司 11139
• 代理人: 孫皓晨;侯奇慧

本發明公開了一種瞬態電壓抑制器，包括一連接第一節點的重摻雜基板、一形成于重摻雜基板上的第一摻雜層、一形成于第一摻雜層上的第二摻雜層、形成于第二摻雜層中的第一重摻雜區與第二重摻雜區以及多個形成于重摻雜基板中以作為電性隔離的溝槽。其中，第一重摻雜區與第二重摻雜區共同連接一第二節點，溝槽的深度不小于第一摻雜層的深度。重摻雜基板、第二摻雜層、以及第二重摻雜區為第一半導體型。第一摻雜層與第一重摻雜區為第二半導體型。本發明可將pn接面成功地控制于元件的表面底下，由此降低瞬態電壓抑制器的接面電容值。

技術領域

本發明有關于一種瞬態電壓抑制器，特別是藉由將接面埋入于表面底下以降低輸入電容的瞬態電壓抑制器。

背景技術

隨著現今科技的快速發展，集成電路(integrated circuit，IC)已被廣泛地應用于各類電子元件中。然而，在這些電子元件于測試、組裝、以及操作過程中，常會遭遇到靜電放電(Electro Static discharge，ESD)的問題，進而對其內部的集成電路造成相當的損傷及威脅。一般而言，已知靜電放電屬于集成電路的芯片與外部物體之間電荷釋放與移轉的一種現象，由于短時間內大量電荷的移轉，將引發過高能量的釋放，當這些過多的能量超過芯片所能承受的范圍，則會對于芯片造成其電路功能暫時性的失效或形成永久的損傷。為了降低此等靜電放電問題的發生，在芯片的制造過程中可使用一靜電消除腕帶(wriststrap)或防靜電布料(anti-static clothing)，不過當芯片在不同的環境或條件下使用時，其好發于芯片與外部物體間的靜電放電現象，仍無法因此被輕易地消弭。有鑒于此，為了提供一更佳的靜電防護效果，直接在電路中設置有靜電防護元件以作為放電路徑，為現今一較佳的做法，藉此也可提升集成電路整體的可靠度與使用壽命。

請參考圖1所示，其為現有技術對核心電路進行靜電防護的示意圖，如圖1所示，靜電防護元件1為本領域具通常知識者，在設計集成電路的布局時相當重要的存在，其可用以防止一被保護元件2免于遭受靜電放電事件。此類被保護元件2例如可為易被靜電放電事件所破壞的核心電路。在現有技術中，現有資料已有許多相關的文獻，皆有公開瞬態電壓抑制器(transient voltage suppressors，TVS)為一種相當常見可用以進行靜電防護的元件，舉例來說：美國專利US 2018/0047717公開一種靜電放電防護裝置與其制造方法，值得注意的是，該專利在其ESD裝置的元件表面上使用一磷硅玻璃層(phospho-silicate-glass，PSG)作為第一層金屬前介電質(Pre-Metal Dielectric,PMD)，基于此磷硅玻璃層中的摻雜物會在表面產生有向外擴散的現象(out diffusion)，將使得元件表面的接面電容值(junction capacitance)劇烈地增加，由此大大影響了元件的特性。

發明內容

為解決現有技術存在的問題，本發明的一目的在于提出一種創新的瞬時電壓抑制器。藉由本發明的設計，本發明所公開的瞬態電壓抑制器結構，其pn接面(pn junction)可被成功地控制于元件的表面底下，緣是，即可有效地降低元件的接面電容值，同時將瞬時電壓抑制器結構的特性維持地較佳而不受影響。

為達到本發明的發明目的，本發明公開一種瞬態電壓抑制器，包括：一具有第一半導體型的重摻雜基板、一具有第二半導體型的第一摻雜層、一具有第一半導體型的第二摻雜層、一具有第二半導體型的第一重摻雜區、一具有第一半導體型的第二重摻雜區、以及多個設置于該重摻雜基板中的溝槽。

其中，重摻雜基板電性連接于一第一節點。第一摻雜層形成于重摻雜基板上，第二摻雜層形成于第一摻雜層上。第二摻雜層中形成有該第一重摻雜區與第二重摻雜區，且第一重摻雜區與第二重摻雜區共同連接于一第二節點。多個溝槽形成于重摻雜基板中，且每一個溝槽的深度不小于第一摻雜層的深度。第一重摻雜區與第二重摻雜區之間設置有至少一溝槽，以作為電性隔離。

根據本發明的一實施例，其中當該第一半導體型為N型時，該第二半導體型為P型，且該第一節點與該第二節點各自為一輸入輸出接腳與一接地端。