[發明專利]半導體功率器件的并行測試設備

有效

• 申請號: 201811245260.X
• 申請日: 2018-10-24
• 公開（公告）號: CN109727882B
• 公開（公告）日: 2021-01-01
• 發明（設計）人: 陳飛;楊宇;都俊興;周杰;張震
• 申請（專利權）人: 深圳賽意法微電子有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66
• 代理公司: 廣州市越秀區哲力專利商標事務所(普通合伙) 44288
• 代理人: 趙賽;蔡碧慧

本發明公開半導體功率器件的并行測試設備，其用于并行地測量多個所述半導體功率器件的電性參數，其包括測試頭(100)、連接電纜(200)、和測試電腦(400)，其中，借助于所述連接電纜(200)，所述測試頭(100)能夠與所述測試電腦(400)通訊連接。所述測試頭(100)包括接觸電路板(101)、主控電路板(102)、TIB測試資源接口板(103)、可編程負載加載板(104)、和探針接觸裝置(105)；所述測試頭的主控電路板(102)能夠通過編程設計控制所述可編程負載加載板(104)，動態地分配測試資源，按乒乓測試模式并行地測試所述半導體功率器件。本發明達到了提高測試效率的技術效果。

技術領域

本發明涉及專門適用于制造或處理半導體或固體器件或其部件過程中的測試或測量方法或設備的技術領域(H01L 21/66)，本發明尤其涉及半導體功率器件的并行測試設備。

背景技術

現有傳統的半導體功率器件的生產流程如圖1所示：

在晶圓裝載工位將晶圓粘貼在藍膜上，通過晶圓切割工位將整片晶圓切割成一個個獨立的芯片，芯片粘貼工位再把芯片粘接在框架上，框架上的芯片上的墊塊式焊點再用高純度的金屬絲在芯片焊線工位焊接連接在框架上的指定引線腳上，接下來整體熱硬化和注塑固化，電鍍管腳切筋成型后的芯片放置到管子里面去后再分粒測試良品打印包裝。

針對目前傳統的測試工位單粒芯片測試的局限性描述有如下幾個方面：

(1)單個芯片的測試速度慢，芯片傳送時間累積生產周期長。

(2)單個芯片個體因素導致人為干涉因素質量風險提高。

(3)單粒芯片通用金手指每個都需要單獨定位易導致接觸不良引起的測試良品率下降，從而造成不必要的成本浪費。

專利文獻CN102253324B公開一種應用該并行測試結構測試熱載流子效應的方法，包括以下步驟：S1、進行單個器件階段的測試，S2、進行應力加載階段的測試，S3、反復交替步驟S1和步驟S2的測試，比較多次測量的電學性能參數。本發明可以提高MOS器件熱載流子的測試效率。

專利文獻CN101702005B公開一種與時間相關電介質擊穿(TDDB)的并行測試電路。利用本發明提供的TDDB并行測試電路可以大大縮短晶體管器件的 TDDB的檢測時間，大大提高晶體管器件的檢測效率，有效降低了生產成本。

專利文獻CN106788441A公開一種驅動MOS薄膜電阻陣的DAC陣列控制電路，包括依次相連接的圖像數據FIFO、時序控制電路和DAC陣列；DAC陣列為m×n結構，即m個DAC為一組，共有n組；m和n均為不包含0的自然數；每一組中的m個DAC的數據輸入端并行連接，n組DAC各自獨立與時序控制電路相連接；DAC陣列的輸出端用于與MOS薄膜電阻陣相連接，DAC的通道數量與MOS薄膜電阻陣的模擬信號輸入端數量一致，且一一對應；時序控制電路為雙緩沖控制模式；該一種驅動MOS薄膜電阻陣的DAC陣列控制電路保證了多路DAC數據加載的正確性，提高了圖像數據刷新的效率，保證了圖像數據DAC轉換的可靠性和實時性。

專利文獻CN101728293B公開一種MOS晶體管器件柵氧化層完整性(GOI) 測試的方法，包括以下步驟：提供一測試電源；將多個待測MOS晶體管器件分別連接于所述測試電源；檢測此時所述MOS晶體管器件漏電流；當所述漏電流突然變化時，開啟偵測裝置，檢測所述MOS晶體管器件上的失效點。利用該方法，還可以在對MOS晶體管器件進行柵氧化層可靠性的測試時，特別是采用并行時間相關電介質擊穿(TDDB)測試時，不僅可以評估待測器件的壽命，而且可以同步且及時而精確反映待測MOS晶體管器件柵極氧化層上失效點的具體情況，從而對器件進行進一步的失效分析。