[發明專利]總線接口系統

有效

• 申請號: 201811240180.5
• 申請日: 2018-10-24
• 公開（公告）號: CN109344105B
• 公開（公告）日: 2021-07-09
• 發明（設計）人: 賈復山;姜瑞;張繼存
• 申請（專利權）人: 盛科網絡（蘇州）有限公司
• 主分類號: G06F13/40
• 分類號: G06F13/40
• 代理公司: 蘇州威世朋知識產權代理事務所(普通合伙) 32235
• 代理人: 楊林潔

本發明提供了一種總線接口系統，該總線接口系統是基于現有的AXI總線接口系統，在該總線接口系統中，設置有用于緩存Valid信號和/數據、Ready信號的AXI傳輸通道。在實際中，當AXI總線走線過長或負載過大時，會使得Valid信號、數據和Ready信號的傳輸延遲過大，進而會導致AXI總線的時序不收斂；在本發明中，當AXI總線的信號延遲過大時，會使用AXI傳輸通道來緩存Valid信號、數據和Ready信號，從而能夠分割時序緊張的路徑，優化AXI總線時序，能夠得到一個功能正確且時序收斂的接口系統。

技術領域

本發明涉及芯片設計技術領域，尤其涉及一種AXI總線接口系統。

背景技術

AXI(Advanced eXtensible Interface，先進可擴展接口)總線廣泛應用于SOC(System On a Chip，系統集成在一個芯片)芯片，AXI總線包含有5個傳輸通道，分別為：讀地址通道、寫地址通道、讀數據通道、寫數據通道和寫響應通道。通常，在AXI總線上會掛接若干接口，該若干接口可以分為：主接口(Master接口)和從接口(Slave接口)，主接口和從接口之間的每個傳輸通道都使用握手機制；在使用時可以將設備掛接到相應的接口上。

在實際的芯片設計中，AXI總線通常在多個設備之間的間隙中走線，并且設備通常處于不同的位置，導致AXI總線需要在多個設備中“穿梭”并掛接設備，可以理解的是，這會導致AXI總線變長，進而導致AXI總線的傳輸延遲變大；其次，在AXI總線上多掛在一個設備時，就相當于在AXI總線上增加了一個容性負載，這會進一步增加傳輸延遲?？梢岳斫獾氖?，隨著傳輸延遲的增加，可能會出現時序不收斂的問題。

因此，如何設計一種時序收斂的AXI總線接口系統，就成為一個亟待解決的問題。

發明內容

本發明的目的在于提供一種總線接口系統。

為了實現上述發明目的之一，本發明一實施方式提供了一種總線接口系統，包括：Valid信號接口和Ready信號接口，以及用于連接Valid信號接口和Ready信號接口的AXI傳輸通道；所述AXI傳輸通道含有級數為M的第一移位寄存器模塊和級數為N的第二移位寄存器模塊；在每個時鐘周期內，AXI傳輸通道從第一移位寄存器模塊的第M級寄存器中讀取出Valid信號和/或數據并發送到Ready信號接口，并將第M-1至1級寄存器中的Valid信號和/或數據依次拷貝到下一級寄存器，并將從Valid信號接口接收到的Valid信號和/或數據寫進第一級寄存器中，在初始狀態中，M個寄存器中所存儲的Valid信號都為低電平；在每個時鐘周期內，AXI傳輸通道從第二移位寄存器模塊的第N級寄存器中讀取出Reday信號并發送到Valid信號接口，并將第N-1至1級寄存器中的Ready信號依次拷貝到下一級寄存器，并將從Ready信號接口接收到的Ready信號寫進第一級寄存器中，在初始狀態時，N個寄存器中存儲的Ready信號都為高電平；在所述Ready信號接口中包含級數為M+N的第三移位寄存器模塊和長度為L的存儲模塊，在初始狀態時，M+N個寄存器中存儲的布爾值都為真；在每個時鐘周期內，所述Ready信號接口從第三移位寄存器模塊的第M+N級寄存器中讀取出第一布爾值，并將第M+N-1至1級寄存器中的布爾值依次拷貝到下一級寄存器；在每個時鐘周期中，所述Ready信號接口在確定所接收到的Valid信號為高電平且第一布爾值為真時，將所接收到的數據存入到所述存儲模塊；在確定所述存儲模塊的剩余空間長度大于等于預設閥值時，所述Ready信號接口發出的Ready信號為高電平、且第二布爾值為真；否則，Ready信號接口發出的Ready信號為低電平、且第二布爾值為假；將第二布爾值寫進第三移位寄存器模塊中的第一級寄存器，其中，預設閥值為小于所述存儲模塊的長度L、且大于等于M+N的整數。

作為本發明一實施方式的進一步改進，M＝N。

作為本發明一實施方式的進一步改進，預設閥值＝M+N。