[發明專利]總線接口系統

有效

• 申請號: 201811240180.5
• 申請日: 2018-10-24
• 公開（公告）號: CN109344105B
• 公開（公告）日: 2021-07-09
• 發明（設計）人: 賈復山;姜瑞;張繼存
• 申請（專利權）人: 盛科網絡（蘇州）有限公司
• 主分類號: G06F13/40
• 分類號: G06F13/40
• 代理公司: 蘇州威世朋知識產權代理事務所(普通合伙) 32235
• 代理人: 楊林潔

1.一種總線接口系統，其特征在于，包括：

Valid信號接口和Ready信號接口，以及用于連接Valid信號接口和Ready信號接口的AXI傳輸通道；

所述AXI傳輸通道含有級數為M的第一移位寄存器模塊和級數為N的第二移位寄存器模塊；

在每個時鐘周期內，AXI傳輸通道從第一移位寄存器模塊的第M級寄存器中讀取出Valid信號和/或數據并發送到Ready信號接口，并將第M-1至1級寄存器中的Valid信號和/或數據依次拷貝到下一級寄存器，并將從Valid信號接口接收到的Valid信號和/或數據寫進第一級寄存器中，在初始狀態中，M個寄存器中所存儲的Valid信號都為低電平；

在每個時鐘周期內，AXI傳輸通道從第二移位寄存器模塊的第N級寄存器中讀取出Reday信號并發送到Valid信號接口，并將第N-1至1級寄存器中的Ready信號依次拷貝到下一級寄存器，并將從Ready信號接口接收到的Ready信號寫進第一級寄存器中，在初始狀態時，N個寄存器中存儲的Ready信號都為高電平；

在所述Ready信號接口中包含級數為M+N的第三移位寄存器模塊和長度為L的存儲模塊，在初始狀態時，M+N個寄存器中存儲的布爾值都為真；

在每個時鐘周期內，所述Ready信號接口從第三移位寄存器模塊的第M+N級寄存器中讀取出第一布爾值，并將第M+N-1至1級寄存器中的布爾值依次拷貝到下一級寄存器；

在每個時鐘周期中，所述Ready信號接口在確定所接收到的Valid信號為高電平且第一布爾值為真時，將所接收到的數據存入到所述存儲模塊；在確定所述存儲模塊的剩余空間長度大于等于預設閥值時，所述Ready信號接口發出的Ready信號為高電平、且第二布爾值為真；否則，Ready信號接口發出的Ready信號為低電平、且第二布爾值為假；將第二布爾值寫進第三移位寄存器模塊中的第一級寄存器，其中，預設閥值為小于所述存儲模塊的長度L、且大于等于M+N的整數。

2.根據權利要求1所述的總線接口系統，其特征在于：M＝N。

3.根據權利要求1所述的總線接口系統，其特征在于：預設閥值＝M+N。

4.根據權利要求1所述的總線接口系統，其特征在于，

所述Ready信號接口還包括：與運算模塊；

所述“在確定所接收到的Valid信號為高電平且第一布爾值為真”，包括：將所接收到的Valid信號和第一布爾值都輸入所述與運算模塊進行與運算，獲取運算結果。

5.根據權利要求1所述的總線接口系統，其特征在于，

所述存儲模塊為長度為L的FIFO模塊；

所述“將所接收到的數據存入到所述存儲模塊”，包括：將所接收到的數據PUSH進FIFO模塊。