[發明專利]半導體裝置以及其制作方法

有效

• 申請號: 201811235109.8
• 申請日: 2018-10-23
• 公開（公告）號: CN111092047B
• 公開（公告）日: 2022-09-27
• 發明（設計）人: 許得彰;林哲賢;黃正鄴;黃俊仁;蘇昱志;王堯展
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/48
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種半導體裝置以及其制作方法，該半導體裝置的制作方法包括下列步驟。提供半導體基底。多個柵極結構形成于半導體基底上。源極/漏極區形成于半導體基底中且形成于多個柵極結構之間。介電層形成于源極/漏極區上且位于多個柵極結構之間。形成開孔貫穿源極/漏極區上的介電層。在開孔中形成第一導電結構的下部。在第一導電結構的下部上以及開孔的內壁上形成介電間隙壁。在開孔中以及第一導電結構的下部上形成第一導電結構的上部。介電間隙壁圍繞第一導電結構的上部。以兩階段方式形成第一導電結構可形成圍繞上部的介電間隙壁，由此改善半導體裝置的電性表現。

技術領域

本發明涉及一種半導體裝置以及其制作方法，尤其是涉及一種具有介電間隙壁的半導體裝置以及其制作方法。

背景技術

半導體集成電路的技術隨著時間不斷地進步成長，每個新世代制作工藝下的產品都較前一個世代具有更小且更復雜的電路設計。在各芯片區域上的功能元件因產品革新需求而必須使其數量與密度不斷地提升，當然也就使得各元件幾何尺寸需越來越小。舉例來說，在場效晶體管(field effect transistor，FET)中，柵極線之間的間距需變得越來越小以提升集成電路的積集度。在柵極線的尺寸以及間距持續縮小的狀況下，于柵極線之間或/及柵極線上形成導電插塞的制作工藝容許范圍(process window)會非常小，且導電插塞之間的介電材料的時間相依介電質擊穿(time dependent dielectric breakdown，TDDB)會隨之惡化，導致電性表現以及可靠度受到影響。

發明內容

本發明提供了一種半導體裝置以及其制作方法，利用兩階段方式形成第一導電結構，由此于第一導電結構的下部上形成圍繞上部的介電間隙壁。介電間隙壁可增加不同導電結構之間的距離，進而達到改善半導體裝置的電性表現與可靠度的效果。

本發明的一實施例提供一種半導體裝置的制作方法，包括下列步驟。首先，提供一半導體基底。多個柵極結構形成于半導體基底上，一源極/漏極區形成于半導體基底中且形成于多個柵極結構之間，且一介電層形成于源極/漏極區上且位于多個柵極結構之間。形成一開孔貫穿源極/漏極區上的介電層。在開孔中形成一第一導電結構的一下部。在第一導電結構的下部上以及開孔的一內壁上形成一介電間隙壁。在開孔中以及第一導電結構的下部上形成第一導電結構的一上部，且介電間隙壁圍繞第一導電結構的上部。

本發明的一實施例提供一種半導體裝置，包括一半導體基底、多個柵極結構、一源極/漏極區、一介電層、一開孔、一第一導電結構、一導電阻障層以及一介電間隙壁。柵極結構設置于半導體基底上。源極/漏極區設置于半導體基底中且設置于多個柵極結構之間。介電層設置于源極/漏極區上且位于多個柵極結構之間。開孔貫穿源極/漏極區上的介電層。第一導電結構設置于開孔中。第一導電結構包括一下部以及一上部。上部設置于下部上。導電阻障層設置于開孔中且圍繞第一導電結構。介電間隙壁設置于第一導電結構的下部上且圍繞第一導電結構的上部。介電間隙壁設置于導電阻障層以及第一導電結構的上部之間。

附圖說明

圖1至圖5為本發明第一實施例的半導體裝置的制作方法示意圖，其中

圖2為圖1之后的狀況示意圖；

圖3為圖2之后的狀況示意圖；

圖4為圖3之后的狀況示意圖；

圖5為圖4之后的狀況示意圖。

圖6為本發明第二實施例的半導體裝置的示意圖。

主要元件符號說明

10 半導體基底

11 溝槽隔離

12 柵極間隙壁

13 源極/漏極區

14 接觸蝕刻停止層