[發(fā)明專利]一種利用PMOS工藝偏差的弱物理不可克隆函數(shù)電路

有效

• 申請?zhí)枺?/td>: 201811207852.2
• 申請日: 2018-10-17
• 公開（公告）號: CN109241782B
• 公開（公告）日: 2021-04-23
• 發(fā)明（設(shè)計(jì)）人: 汪鵬君;李剛;張會紅;張躍軍
• 申請（專利權(quán)）人: 寧波大學(xué)
• 主分類號: G06F21/73
• 分類號: G06F21/73
• 代理公司: 寧波奧圣專利代理有限公司 33226
• 代理人: 方小惠

1.一種利用PMOS工藝偏差的弱物理不可克隆函數(shù)電路，包括譯碼電路、時(shí)序控制電路、PUF單元陣列和n個(gè)結(jié)構(gòu)相同的共享腳電路，所述的PUF單元陣列由m×n個(gè)結(jié)構(gòu)相同的PUF單元按照m行n列的方式排布形成，×為乘運(yùn)算符號，所述的譯碼電路具有w位輸入端、m位輸出端、受控時(shí)鐘信號輸入端和字線控制信號輸入端，所述的時(shí)序控制電路具有使能信號輸入端、時(shí)鐘信號輸入端、預(yù)放電信號輸出端、受控時(shí)鐘信號輸出端和字線控制信號輸出端，每個(gè)所述的共享腳電路分別具有預(yù)放電信號輸入端、輸出端、第一位線連接端、第二位線連接端，每個(gè)所述的PUF單元分別具有字線連接端、第一位線連接端和第二位線連接端；w為大于等于1且小于等于9的整數(shù)，m＝2^w，n為大于等于1的整數(shù)，所述的時(shí)序控制電路的預(yù)放電信號輸出端分別與n個(gè)所述的共享腳電路的預(yù)放電信號輸入端連接，所述的時(shí)序控制電路的受控時(shí)鐘信號輸出端和所述的譯碼電路的受控時(shí)鐘信號輸入端連接，所述的時(shí)序控制電路的字線控制信號輸出端和所述的譯碼電路的字線控制信號輸入端連接，所述的譯碼電路的第j位輸出端和所述的PUF單元陣列中位于第j行的PUF單元的字線端連接，j＝1，2，…，m；第k個(gè)所述的共享腳電路的第一位線連接端和所述的PUF單元陣列中位于第k列的PUF單元的第一位線連接端連接，第k個(gè)所述的共享腳電路的第二位線連接端和所述的PUF單元陣列中位于第k列的PUF單元的第二位線連接端連接，k＝1，2，…，n；其特征在于所述的PUF單元包括第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管，所述的第一PMOS管的源極和所述的第二PMOS管的源極均接入電源，所述的第一PMOS管的柵極、所述的第二PMOS管的漏極和所述的第四PMOS管的漏極連接，所述的第一PMOS管的漏極、所述的第二PMOS管的柵極和所述的第三PMOS管的漏極連接，所述的第三PMOS管的源極為所述的PUF單元的第一位線連接端，所述的第三PMOS管的柵極和所述的第四PMOS管的柵極連接且其連接端為所述的PUF單元的字線連接端，所述的第四PMOS管的源極為所述的PUF單元的第二位線連接端，所述的第一PMOS管、所述的第二PMOS管、所述的第三PMOS管和所述的第四PMOS管的寬長比均為TSMC65nm工藝下的最小尺寸：120nm/60nm；

每個(gè)所述的共享腳電路分別包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一二輸入與非門和第二二輸入與非門，所述的第一二輸入與非門和所述的第二二輸入與非門分別具有第一輸入端、第二輸入端和輸出端，所述的第一NMOS管的源極、所述的第二NMOS管的源極、所述的第三NMOS管的源極和所述的第四NMOS管的源極均接地，所述的第一NMOS管的柵極、所述的第二NMOS管的漏極、所述的第四NMOS管的漏極和所述的第二二輸入與非門的第二輸入端連接且其連接端為所述的共享腳電路的第二位線連接端，所述的第一NMOS管的漏極、所述的第三NMOS管的漏極、所述的第二NMOS管的柵極和所述的第一二輸入與非門的第一輸入端連接且其連接端為所述的共享腳電路的第一位線連接端，所述的第三NMOS管的柵極和所述的第四NMOS管的柵極連接且其連接端為所述的共享腳電路的預(yù)放電信號輸入端，所述的第一二輸入與非門的第二輸入端和所述的第二二輸入與非門的輸出端連接，所述的第二二輸入與非門的第一輸入端和所述的第一二輸入與非門的輸出端連接且其連接端為所述的共享腳電路的輸出端，所述的第一NMOS管、所述的第二NMOS管、所述的第三NMOS管和所述的第四NMOS管的寬長比的取值范圍為：2um/60nm～8um/60nm。