[發明專利]形成半導體封裝的方法

在審

• 申請號: 201811196286.X
• 申請日: 2018-10-15
• 公開（公告）號: CN110323179A
• 公開（公告）日: 2019-10-11
• 發明（設計）人: 胡毓祥;余振華;郭宏瑞
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/56
• 代理公司: 南京正聯知識產權代理有限公司 32243
• 代理人: 顧伯興

一種形成半導體封裝的方法。在實施例中，所述方法可包括：將集成電路管芯及穿孔包封在模塑化合物中，所述集成電路管芯具有管芯連接件；在所述模塑化合物之上沉積第一介電層；圖案化出第一開口，所述第一開口穿過所述第一介電層且暴露出所述集成電路管芯的管芯連接件；將所述第一介電層平坦化；在所述第一介電層之上及所述第一開口中沉積第一晶種層；以及在所述第一晶種層上鍍覆延伸穿過所述第一介電層的第一導通孔。

技術領域

本揭露的實施例是有關于一種形成半導體封裝的方法。

背景技術

由于各種電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成密度的持續改善，半導體行業已經歷快速增長。在很大程度上，集成密度的改善來自于最小特征大小(feature size)的不斷地減小，這允許更多的組件能夠集成到給定區域內。隨著對縮小電子裝置的需求的增加，亟需更小且更具創造性的半導體管芯的封裝技術。這種封裝系統的一個實例是疊層封裝(Package-on-Package，PoP)技術。在PoP裝置中，頂部半導體封裝被堆疊在底部半導體封裝的頂部上，以提供高集成水平及組件密度。PoP技術一般能夠生產功能性得到增強且在印刷電路板(printed circuit board，PCB)上占用空間小的半導體裝置。

發明內容

本發明的一實施例公開一種形成半導體封裝的方法，其特征在于，包括：將集成電路管芯及穿孔包封在模塑化合物中，所述集成電路管芯具有管芯連接件；將第一介電層沉積在所述模塑化合物之上；圖案化出第一開口，所述第一開口穿過所述第一介電層且暴露出所述集成電路管芯的所述管芯連接件；將所述第一介電層平坦化；將第一晶種層沉積在所述第一介電層之上及所述第一開口中；以及在所述第一晶種層上鍍覆延伸穿過所述第一介電層的第一導通孔。

本發明的一實施例公開一種形成半導體封裝的方法，其特征在于，包括：將多個集成電路管芯包封在模塑化合物中，所述多個集成電路管芯中的每一者設置在晶圓上，所述多個集成電路管芯中的每一者具有管芯連接件；在所述模塑化合物及所述多個集成電路管芯之上沉積第一介電層；將所述第一介電層的整個上表面同時曝光于第一經圖案化能量源；對所述第一介電層進行顯影以形成暴露出所述多個集成電路管芯的第一多個開口；將所述第一介電層平坦化；以及穿過所述第一介電層形成第一金屬化圖案，所述第一金屬化圖案接觸所述管芯連接件。

本發明的一實施例公開一種半導體封裝，其特征在于，包括：模塑化合物；集成電路管芯，包封在所述模塑化合物中；穿孔，鄰近所述集成電路管芯，所述模塑化合物在所述穿孔與所述集成電路管芯之間延伸；以及重布線結構，位于所述集成電路管芯、所述模塑化合物及所述穿孔之上，所述重布線結構電連接到所述集成電路管芯及所述穿孔，所述重布線結構包括：第一介電層，設置在所述模塑化合物之上；以及第一導電特征，延伸穿過所述第一介電層，所述第一導電特征無縫合。

附圖說明

結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特征并非按比例繪制。事實上，為論述清晰起見，可任意增大或減小各種特征的尺寸。

圖1示出根據一些實施例的在襯底之上形成的重布線結構。

圖2示出根據一些實施例的穿孔的形成。

圖3示出根據一些實施例的集成電路管芯的放置。

圖4示出根據一些實施例的利用包封體進行的包封。

圖5示出根據一些實施例的介電層的形成。

圖6A示出根據一些實施例的介電層的圖案化。

圖6B示出根據一些實施例的經圖案化介電層的俯視圖。

圖7示出根據一些實施例的介電層的平坦化。

圖8示出根據一些實施例的晶種層及光刻膠的形成。