[發明專利]集成電路單元

在審

• 申請號: 201811189027.4
• 申請日: 2018-10-12
• 公開（公告）號: CN110828448A
• 公開（公告）日: 2020-02-21
• 發明（設計）人: 賴韋安;莊惠中;曾健庭;林威呈;袁立本;陳彥豪
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L27/088
• 代理公司: 北京派特恩知識產權代理有限公司 11270
• 代理人: 康艷青;姚開麗

在一實施例中，集成電路單元包括第一電路組件及第二電路組件。第一電路組件包括在集成電路單元的高鰭片部分中形成的鰭片場效晶體管(FinFETs)，集成電路的高鰭片部分包括成行布置的多個鰭片結構。第二電路組件包括在集成電路單元的較少鰭片部分中形成的鰭片場效晶體管，集成電路的較少鰭片部分比集成電路單元的高鰭片部分包括更少數目的鰭片結構。

技術領域

本公開大體上涉及一種集成電路。

背景技術

隨著集成電路日益縮小(down-scaling)和對更高速度的集成電路的日益苛刻的要求，晶體管需要具有更高的驅動電流而尺寸日益變小。因此開發了鰭片場效晶體管(Finfield-effect transistors；FinFETs)，并經常利用鰭片場效晶體管來實現集成電路中的晶體管和其它器件。

發明內容

本公開的集成電路單元包括第一電路組件和第二電路組件。第一電路組件包括在集成電路單元的高鰭片部分中形成的鰭片場效晶體管(FinFETs)，集成電路的高鰭片部分包括成行布置的多個鰭片結構。第二電路組件包括在集成電路單元的較少鰭片部分中形成的FinFET，集成電路的較少鰭片部分比集成電路單元的高鰭片部分包括較少數目的鰭片結構。

本公開用于觸發器的集成電路單元包括第一級和第二級。第一級被配置成響應于時鐘信號來接收觸發器輸入并將觸發器輸入傳遞到第一級輸出。第一級包括基于性能優化準則來在集成電路單元的高鰭片部分或集成電路單元的較少鰭片部分中的一個中形成的場效晶體管(FinFETs)，其中集成電路單元的高鰭片部分包括成行布置的多個鰭片結構，并且集成電路單元的較少鰭片部分比集成電路單元的高鰭片部分包括更少數目的鰭片結構。第二級被配置成響應于時鐘信號來接收第一級輸出并生成第一鎖存輸出，第二級在前向路徑中包括在集成電路的高鰭片部分中形成的FinFET，并且在反饋路徑中包括在集成電路的較少鰭片部分中形成的FinFET。

本公開還提供一種制造集成電路單元的方法，集成電路單元用以執行功能。所述方法包括：對用于實現集成電路單元的功能的邏輯設計進行存取，邏輯設計包括多個邏輯組件；對用于實現邏輯組件中的一個或多個的多個集成電路結構進行存取，多個集成電路結構包括第一集成電路結構以及第二集成電路結構。第一集成電路結構包括第一電路組件，第一電路組件包括在集成電路單元的高鰭片部分中形成的鰭片場效晶體管，高鰭片部分包括成行布置的多個鰭片結構，第二集成電路結構包括第二電路組件，第二電路組件包括在集成電路單元的較少鰭片部分中形成的鰭片場效晶體管，較少鰭片部分比成電路的高鰭片部分包括更少數目的鰭片結構；生成使用實現功能的多個集成電路結構的不同組合的多個集成電路設計；過濾不符合第一集成電路準則的所生成集成電路設計；以及選擇具有針對第二集成電路準則的最佳值的剩余集成電路設計。

附圖說明

結合附圖閱讀以下詳細描述會最好地理解本公開的各方面。應指出，根據業界中的標準慣例，各種特征未按比例繪制。實際上，為了論述清晰起見，可任意增大或減小各種特征的尺寸。

圖1A和圖1B分別繪示根據一些實施例的混合集成電路單元的一部分的頂部視圖和橫截面視圖。

圖2是根據一些實施例的實例集成電路布局的圖。

圖3A和圖3B描繪根據一些實施例的用于多級緩沖器的實例混合FinFET單元。

圖4A和圖4B描繪根據一些實施例的用于多級邏輯柵極的實例混合FinFET單元。

圖5A和圖5B描繪根據一些實施例的用于多級邏輯柵極的另一實例混合FinFET單元。

圖6A和圖6B描繪根據一些實施例的針對速度進行了優化的用于掃描觸發器電路的實例混合FinFET單元。

圖7A和圖7B描繪根據一些實施例的針對功率消耗進行了優化的用于掃描觸發器電路的實例混合FinFET單元。