[發明專利]一種半導體結構及其制作方法

在審

• 申請號: 201811160228.1
• 申請日: 2018-09-30
• 公開（公告）號: CN110970436A
• 公開（公告）日: 2020-04-07
• 發明（設計）人: 吳公一;陳龍陽
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L21/8242
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 王華英

本發明提供一種半導體結構制作方法，應用于存儲器的電容接觸節點的制作技術領域，方法至少包括：在襯底上形成多個位線結構；在襯底上形成多個介質墻，介質墻的上表面高于位線結構的上表面，且介質墻延伸覆蓋其與位線結構交疊的部分；在位線結構和介質墻所圍成的電容存儲節點窗口中制作絕緣結構，以形成分離的電容存儲節點窗口；在分離的電容存儲節點窗口中沉積導電材料層；回蝕刻導電材料層，在絕緣結構的兩側形成電容接觸節點結構。以及提供一種半導體結構。應用本發明實施例，提高電容接觸節點結構制作的良率，從而避免了現有技術中蝕刻存儲節點之間較厚的多晶硅層，導致刻蝕后的圖形容易產生偏差，從而影響電路的導電特性的問題。

技術領域

本發明涉及半導體存儲器技術領域，特別是涉及一種半導體結構及其制作方法。

背景技術

動態隨機存儲器(DRAM)是應用非常廣泛的半導體產品，其基本存儲單元包括一存取晶體管和一電容。隨著半導體特征尺寸的不斷減小，電容接觸節點的面積越來越小，制作難度越來越大。光刻工藝的對準偏差和蝕刻工藝難度的增加嚴重影響存儲器電容接觸節點的電學可靠性，導致電容接觸電極斷路或與相鄰接觸電極發生短路，降低存儲器芯片良率。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種半導體結構及其制作方法，用于解決現有技術中存儲器電容接觸節點由于圖形轉移偏差導致的良率較差的問題。

為實現上述目的及其他相關目的，本發明提供一種半導體結構制作方法，所述方法至少包括：

在襯底上形成多個位線結構；

在所述襯底上形成多個介質墻，所述介質墻的上表面高于所述位線結構的上表面，且所述介質墻延伸覆蓋其與所述位線結構交疊的部分；

在所述位線結構和所述介質墻所圍成的電容存儲節點窗口中制作絕緣結構，以形成分離的電容存儲節點窗口；

在所述分離的電容存儲節點窗口中沉積導電材料層；

回蝕刻所述導電材料層，在所述絕緣結構的兩側形成電容接觸節點結構。

本發明的一種實現方式中，所述在所述位線結構和所述介質墻所圍成的電容存儲節點窗口中制作絕緣結構的步驟，包括：

形成所述介質墻的絕緣側壁；

沉積犧牲層覆蓋所述電容存儲節點窗口、所述位線結構及所述介質墻；

刻蝕所述犧牲層以在所述電容存儲節點窗口中形成第一溝槽；

在所述第一溝槽內沉積第一層間介質，并回刻蝕部分所述第一層間介質，以在所述電容存儲節點窗口中形成由第一層間介質構成的工字型掩膜結構；

利用所述第一層間介質作為掩膜，蝕刻所述電容存儲節點窗口內的犧牲層以形成所述絕緣結構；

其中，所述絕緣結構包括：所述第一溝槽內沉積的第一層間介質以及所述工字型掩膜結構下方至所述襯底上方的犧牲層。

本發明的一種實現方式中，所述刻蝕所述犧牲層以在所述電容存儲節點窗口中形成第一溝槽的步驟，包括：

干法刻蝕所述犧牲層以在所述電容存儲節點窗口中形成第一溝槽。

本發明的一種實現方式中，所述刻蝕所述犧牲層以在所述電容存儲節點窗口中形成所述第一溝槽的步驟，包括：

沉積所述犧牲層覆蓋所述電容存儲節點窗口、所述位線結構及所述介質墻，在所述電容存儲節點窗口中形成第二溝槽，其中，所述第二溝槽尺寸是相鄰兩根位線間距的20％～60％。；

蝕刻所述第二溝槽的底部、所述位線結構頂部及所述介質墻頂部的所述犧牲層，在所述電容存儲節點窗口中形成所述第一溝槽。