[發明專利]時鐘分配電路和包括其的半導體器件

在審

• 申請號: 201811149332.0
• 申請日: 2018-09-29
• 公開（公告）號: CN110136762A
• 公開（公告）日: 2019-08-16
• 發明（設計）人: 張修寧;權大漢;李根一;黃奎棟
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G11C11/4076
• 分類號: G11C11/4076
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 許偉群;郭放

1.一種時鐘分配電路，包括：

數據時鐘發生電路，其被配置為利用外部時鐘信號來產生內部時鐘信號；以及

全局分配電路，其被配置為：經由第一電路接收所述內部時鐘信號，并且經由耦接到全局線的第二電路將所述內部時鐘信號分配給所述時鐘分配電路的外部，

其中，提供給所述第一電路和所述數據時鐘發生電路的第一偏置電壓與提供給所述第二電路的第二偏置電壓彼此獨立地被控制。

2.根據權利要求1所述的時鐘分配電路，其中，所述數據時鐘發生電路包括：

接收器，其被配置為接收所述外部時鐘信號并且輸出接收到的信號；以及

分頻器，其被配置為將所述接收器的輸出分頻并且輸出分頻的信號作為第一內部時鐘信號。

3.根據權利要求1所述的時鐘分配電路，

其中，所述全局分配電路的第一電路包括中繼器，所述中繼器被配置為重新傳輸所述內部時鐘信號，以及

其中，所述全局分配電路包括一個或更多個第二電路，并且所述第二電路每個都包括緩沖器，所述緩沖器被配置為將所述中繼器的輸出信號經由所述全局線分配給所述時鐘分配電路的外部。

4.根據權利要求3所述的時鐘分配電路，其中，提供給所述中繼器的所述第一偏置電壓和提供給多個所述緩沖器的所述第二偏置電壓彼此獨立地被控制。

5.一種時鐘分配電路，包括：

數據時鐘發生電路，其被配置為根據第一偏置電壓利用外部時鐘信號來產生內部時鐘信號；

全局分配電路，其被配置為根據所述第一偏置電壓和第二偏置電壓將所述內部時鐘信號經由全局線分配給所述時鐘分配電路的外部；以及

偏置發生電路，其被配置為根據多個偏置碼來產生處于獨立的電平的所述第一偏置電壓和所述第二偏置電壓。

6.根據權利要求5所述的時鐘分配電路，其中，所述數據時鐘發生電路包括：

接收器，其被配置為：根據所述第一偏置電壓來接收所述外部時鐘信號，并且輸出接收到的信號；以及

分頻器，其被配置為：根據所述第一偏置電壓將所述接收器的輸出分頻，并且輸出分頻的信號作為第一內部時鐘信號。

7.根據權利要求5所述的時鐘分配電路，其中，所述全局分配電路包括：

中繼器，其被配置為根據所述第一偏置電壓來重新傳輸所述內部時鐘信號；以及

多個緩沖器，所述多個緩沖器被配置為根據所述第二偏置電壓將所述中繼器的輸出信號經由所述全局線分配給所述時鐘分配電路的外部。

8.根據權利要求5所述的時鐘分配電路，其中，所述偏置發生電路包括：

第一數模轉換器，其被配置為將第一偏置碼轉換為所述第一偏置電壓；以及

第二數模轉換器，其被配置為將第二偏置碼轉換為所述第二偏置電壓。

9.一種半導體器件，包括：

多個DQ陣列；

多個局部網絡，所述多個局部網絡被配置為將經由全局線傳輸的內部時鐘信號分配給所述多個DQ陣列；以及

時鐘分配電路，其包括第一電路和第二電路，所述時鐘分配電路被配置為將所述內部時鐘信號分配給所述全局線，所述內部時鐘信號基于外部時鐘信號而產生，

其中，第二偏置電壓被提供給直接耦接到所述全局線的所述第二電路，以及第一偏置電壓被提供給耦接到所述第二電路的所述第一電路，以及

其中，所述第一偏置電壓和所述第二偏置電壓彼此獨立地被控制。

10.根據權利要求9所述的半導體器件，其中，提供給與所述時鐘分配電路的全局線直接耦接的所述第二電路的所述第二偏置電壓、提供給與所述全局線直接耦接并且被包括在所述多個局部網絡中的第三電路的第三偏置電壓、以及提供給所述第一電路的所述第一偏置電壓，彼此獨立地被控制。