[發(fā)明專(zhuān)利]一種逐次逼近模數(shù)轉(zhuǎn)換器

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• 申請(qǐng)?zhí)枺?/td>: 201811147259.3
• 申請(qǐng)日: 2018-09-29
• 公開(kāi)（公告）號(hào): CN109379082A
• 公開(kāi)（公告）日: 2019-02-22
• 發(fā)明（設(shè)計(jì)）人: 黃彩霞;谷洪波;陳明
• 申請(qǐng)（專(zhuān)利權(quán)）人: 湖南品騰電子科技有限公司
• 主分類(lèi)號(hào): H03M1/46
• 分類(lèi)號(hào): H03M1/46
• 代理公司: 長(zhǎng)沙軒榮專(zhuān)利代理有限公司 43235
• 代理人: 葉碧蓮

本發(fā)明公開(kāi)一種逐次逼近模數(shù)轉(zhuǎn)換器，包括：DAC、比較器、輸出寄存器和數(shù)字控制邏輯，其中，DAC的輸入端連接輸入信號(hào)Vin和參考電壓Vref，比較器的兩端輸入分別為所述DAC的輸出電壓V_DAC和由VDD電阻分壓產(chǎn)生的內(nèi)部共模電平V_CM，數(shù)字控制邏輯的輸入端連接至所述比較器的輸出端，通過(guò)獲取采樣的時(shí)間以及選擇ADC的位數(shù)，輸出模數(shù)轉(zhuǎn)換結(jié)果，所述輸出寄存器的輸入端連接至所述數(shù)字控制邏輯的輸出端，輸出寄存器的第一輸出端連接至所述DAC，第二輸出端將轉(zhuǎn)換信號(hào)進(jìn)行輸出。本發(fā)明巧妙的將MSB位的所有電容作為采樣電容進(jìn)行采樣，輸入電壓被采樣保存在DAC中，從而不需要額外的采樣保持電路，大大減小了版圖面積，并且可以調(diào)節(jié)分辨率，使ADC的速度和精度做到最優(yōu)化。

技術(shù)領(lǐng)域

本發(fā)明涉及模數(shù)轉(zhuǎn)換器領(lǐng)域，尤其涉及一種逐次逼近模數(shù)轉(zhuǎn)換器。

背景技術(shù)

逐次逼近模數(shù)轉(zhuǎn)換器SAR(Successive Approximation Register)，在每一次轉(zhuǎn)換過(guò)程中，通過(guò)遍歷所有的量化值并將其轉(zhuǎn)化為模擬值，將輸入模擬信號(hào)與其逐一比較，最終得到要輸出的數(shù)字信號(hào)。傳統(tǒng)SAR模數(shù)轉(zhuǎn)換器的基本結(jié)構(gòu)如圖1所示，主要由DAC、比較器、輸出寄存器、數(shù)字控制邏輯組成，其核心是DAC和比較器。R+C縮放類(lèi)型DAC的組合原理圖如圖2所示。MSB位采用電荷按比例縮放子DAC，LSB位采用電壓按比例縮放子DAC，這種DAC的優(yōu)點(diǎn)是，MSB的精度更高并且LSB是單調(diào)的，因?yàn)閷?duì)LSB來(lái)說(shuō)，需要的容差更小，所以這種結(jié)構(gòu)的整體性能較好。DAC的輸出電壓可以表示為：

然而，傳統(tǒng)的SAR ADC需要額外的采樣保持電路，導(dǎo)致了需要較大的電路版圖面積；同時(shí)分辨率無(wú)法進(jìn)行調(diào)節(jié)，即ADC的位數(shù)不可選擇，從而無(wú)法適應(yīng)不同的應(yīng)用場(chǎng)合，對(duì)ADC的轉(zhuǎn)換速度和精度做到最優(yōu)化。

發(fā)明內(nèi)容

本發(fā)明的目的在于克服現(xiàn)有技術(shù)的缺點(diǎn)與不足，提供一種新型的逐次逼近模數(shù)轉(zhuǎn)換器。本發(fā)明公開(kāi)的一種逐次逼近模數(shù)轉(zhuǎn)換器，主要由DAC、比較器、輸出寄存器、數(shù)字控制邏輯組成，輸入信號(hào)Vin輸入給DAC，而不是作為比較器的輸入，比較器的兩端輸入分別為所述DAC的輸出電壓V_DAC和由VDD電阻分壓產(chǎn)生的內(nèi)部共模電平V_CM，數(shù)字控制邏輯通過(guò)獲取采樣的時(shí)間以及選擇ADC的位數(shù)，輸出模數(shù)轉(zhuǎn)換結(jié)果。在采樣時(shí)，巧妙的將MSB位的所有電容作為采樣電容進(jìn)行采樣，輸入電壓被采樣保存在DAC中，從而不需要額外的采樣保持電路，大大減小了版圖面積，并且可以調(diào)節(jié)分辨率，例如選擇10位或者12位ADC，使ADC的速度和精度做到最優(yōu)化。

為了實(shí)現(xiàn)上述目的，本發(fā)明采取的技術(shù)方案為：

一種逐次逼近模數(shù)轉(zhuǎn)換器，包括：DAC、比較器、輸出寄存器和數(shù)字控制邏輯，其中，所述DAC的輸入端連接輸入信號(hào)Vin和參考電壓Vref，所述比較器的兩端輸入分別為所述DAC的輸出電壓V_DAC和由VDD電阻分壓產(chǎn)生的內(nèi)部共模電平V_CM，所述數(shù)字控制邏輯的輸入端連接至所述比較器的輸出端，通過(guò)獲取采樣的時(shí)間以及選擇ADC的位數(shù)，輸出模數(shù)轉(zhuǎn)換結(jié)果，所述輸出寄存器的輸入端連接至所述數(shù)字控制邏輯的輸出端，所述輸出寄存器的第一輸出端連接至所述DAC，第二輸出端將轉(zhuǎn)換信號(hào)進(jìn)行輸出。

進(jìn)一步地，所述數(shù)字控制邏輯獲取采樣的時(shí)間具體為，通過(guò)SAMP<3:0>選擇采樣時(shí)間周期個(gè)數(shù)，采樣的時(shí)間為(SAMP<3:0>+1)*T_CLK，其中T_CLK為ADC的時(shí)鐘周期；

所述數(shù)字控制邏輯選擇ADC的位數(shù)具體為，通過(guò)BIT_OPT選擇ADC為10位還是12位，當(dāng)BIT_OPT為高時(shí)，ADC為10位ADC，當(dāng)BIT_OPT為低時(shí)，ADC為12位ADC。

進(jìn)一步地，在所述比較器的正輸入端和負(fù)輸入端之間具有開(kāi)關(guān)S_E，用于切換以使得比較器進(jìn)入不同階段。