[發明專利]半導體存儲器電容接點結構及制備方法

在審

• 申請號: 201811147187.2
• 申請日: 2018-09-29
• 公開（公告）號: CN110970351A
• 公開（公告）日: 2020-04-07
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/535;H01L27/108
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 余明偉

本發明提供了一種半導體存儲器電容接點結構及制備方法，制備方法包括如下步驟：1)提供半導體襯底，襯底表面包含若干有源區，在襯底上形成若干連接有源區的位線；2)在襯底上形成導電層，導電層填滿位線之間的間隙；3)在導電層上形成由電容接點結構的位置所定義的圖形化掩膜層；4)刻蝕去除裸露的導電層，形成電容接點結構，并暴露出部分襯底；5)于襯底上形成介質層，介質層至少填滿位線與電容接點結構之間的間隙及相鄰位線之間的間隙。使用本發明的制備方法得到的電容接點結構不僅能確保電容接點結構具有較小尺寸，還能加強電容接點結構與位線的隔離效果，減少寄生電容，提高電容接點結構與介質層的接觸性能。

技術領域

本發明涉及半導體集成電路制造領域，特別是涉及一種半導體存儲器電容接點結構及制備方法。

背景技術

目前，在半導體存儲器制造過程中，在形成電容接點結構時，一般通過先填充介質層，在介質層中形成電容接點結構，而后在電容接點結構上制備電容結構，以實現電容結構與有源區的導通。然而，形成電容接點結構的現有工藝已無法適應隨著器件尺寸減小而縮小的電容孔尺寸，對于納米級且深寬比較大的電容孔刻蝕，極易出現因刻蝕過多而導致襯底損失過多，或因刻蝕不足而導致電容孔不開的情況；另一方面，電容孔與位線之間經常會出現因隔離性能不佳而產生寄生電容的情況。以上情況都會導致器件失效，影響產品良率。

因此，有必要提出一種新的半導體存儲器電容接點結構及制備方法，解決上述問題。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種半導體存儲器電容接點結構及制備方法，用于解決現有技術中電容接點結構與位線容易產生寄生電容且接觸性能不佳的問題。

為實現上述及其它相關目的，本發明提供一種半導體存儲器電容接點結構的制備方法，包括：

1)提供半導體襯底，所述半導體襯底的表面包含若干有源區，在所述半導體襯底上形成有若干連接所述有源區的位線；

2)在所述半導體襯底上形成導電層，所述導電層填滿所述位線之間的間隙及所述位線外側區域；

3)在所述導電層上形成圖形化掩膜層，所述圖形化掩膜層的覆蓋范圍由電容接點結構的位置所定義，所述電容接點結構分布于所述位線之間的所述有源區上；

4)以所述圖形化掩膜層刻蝕去除裸露的所述導電層，以形成電容接點結構，并暴露出部分所述半導體襯底；及

5)于所述半導體襯底上形成介質層，所述介質層至少填滿所述位線與所述電容接點結構之間的間隙及相鄰所述位線之間的間隙。

作為本發明的一種優選方案，在步驟2)之前，還包括在所述位線的側壁形成側壁隔離層的步驟，在所述位線的側壁形成側壁隔離層的步驟包括：在所述位線頂部和側壁以及所述半導體襯底的表面上沉積側壁隔離層材料，使用各向異性的干法刻蝕去除位于所述位線頂部及所述半導體襯底的表面的所述側壁隔離層材料。

作為本發明的一種優選方案，步驟5)于所述襯底上形成所述介質層包括如下步驟：

5-1)于所述半導體襯底的表面及所述位線的頂部及側壁形成二氧化硅層；及

5-2)于所述二氧化硅層表面形成氮化硅層；

所述氮化硅層及所述二氧化硅層共同構成所述介質層。

作為本發明的一種優選方案，步驟5)于所述襯底上形成所述介質層包括如下步驟：

5-1)于所述半導體襯底的表面及所述位線的頂部及側壁形成第一氮化硅層；

5-2)于所述氮化硅層表面形成二氧化硅層；及

5-3)于所述二氧化硅層表面形成第二氮化硅層；