[發明專利]3D存儲器件的制造方法

有效

• 申請號: 201811140657.2
• 申請日: 2018-09-28
• 公開（公告）號: CN109449161B
• 公開（公告）日: 2021-04-09
• 發明（設計）人: 胡斌;肖莉紅
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/1157
• 分類號: H01L27/1157;H01L27/11582;H01L27/11573;H01L27/02
• 代理公司: 北京成創同維知識產權代理有限公司 11449
• 代理人: 范芳茗;劉靜

1.一種3D存儲器件的制造方法，其特征在于，包括：

形成CMOS電路，所述CMOS電路包括第一鍵合面，以及在所述第一鍵合面上暴露的第一外部焊盤；

形成存儲單元陣列，所述存儲單元陣列包括第二鍵合面，以及在所述第二鍵合面上暴露的第二外部焊盤；

將所述CMOS電路和所述存儲單元陣列鍵合成所述3D存儲器件，其中，所述CMOS電路的第一鍵合面與所述存儲單元陣列的第二鍵合面彼此接觸，所述第一外部焊盤與所述第二外部焊盤彼此鍵合，從而實現所述CMOS電路和所述存儲單元陣列之間的電連接，

其中，所述CMOS電路還包括在所述第一鍵合面上蝕刻形成的多個第一凹槽，所述存儲單元陣列還包括在所述第二鍵合面上蝕刻形成的多個第二凹槽，所述多個第一凹槽和所述多個第二凹槽形成散熱通道，所述多個第一凹槽從所述CMOS電路的第一鍵合面向內延伸至所述CMOS電路的布線層，所述多個第二凹槽從所述存儲單元陣列的第二鍵合面向內延伸至所述存儲單元陣列的布線層。

2.根據權利要求1所述的方法，其特征在于，所述多個第一凹槽在所述第一鍵合面上橫向延伸，從所述CMOS電路的第一側壁到達第二側壁，所述多個第二凹槽在所述第二鍵合面上橫向延伸，從所述存儲單元陣列的第一側壁到達第二側壁。

3.根據權利要求2所述的方法，其特征在于，在所述鍵合的步驟中，所述多個第一凹槽與所述多個第二凹槽彼此相連形成整體的空腔。

4.根據權利要求2所述的方法，其特征在于，所述CMOS電路和所述存儲單元陣列分別包括各自的多個布線層，所述多個布線層橫向延伸。

5.根據權利要求4所述的方法，其特征在于，所述CMOS電路和所述存儲單元陣列分別包括各自的多個導電通道，用于提供所述多個布線層彼此之間的電連接。

6.根據權利要求4所述的方法，其特征在于，還包括：在所述多個第一凹槽和所述多個第二凹槽中填充導熱材料。

7.根據權利要求5所述的方法，其特征在于，形成所述CMOS電路的步驟還包括：

在半導體襯底中形成多個晶體管；

在所述半導體襯底上形成與所述多個晶體管相連接的多個接觸焊盤；以及

在所述半導體襯底上形成絕緣層，

其中，所述多個布線層和所述多個導電通道位于所述絕緣層中，所述第一外部焊盤位于所述絕緣層上，所述第一鍵合面為所述絕緣層的自由表面，

所述多個接觸焊盤經由所述多個布線層和所述多個導電通道連接至相應的第一外部焊盤。

8.根據權利要求5所述的方法，其特征在于，形成所述存儲單元陣列的步驟還包括：

在半導體襯底中形成公共源區；

在所述半導體襯底上形成柵疊層結構，所述柵疊層結構包括多個層面的柵極導體；

形成貫穿所述柵疊層結構的多個溝道柱；

在所述柵疊層結構上形成多個接觸焊盤；以及

在所述柵疊層結構上形成絕緣層，

其中，所述多個溝道柱的第一端延伸至所述公共源區，第二端連接至相應的接觸焊盤，

所述多個層面的柵極導體分別連接至相應的接觸焊盤，

所述多個布線層和所述多個導電通道位于所述絕緣層中，所述第二外部焊盤位于所述絕緣層上，所述第二鍵合面為所述絕緣層的自由表面，

所述多個接觸焊盤經由所述多個布線層和所述多個導電通道連接至相應的第二外部焊盤。

9.根據權利要求8所述的方法，其特征在于，所述多個溝道柱和所述多個層面的柵極導體形成存儲晶體管和選擇晶體管。

10.根據權利要求8所述的方法，其特征在于，形成所述存儲單元陣列的步驟還包括：形成貫穿所述柵疊層結構的多個假溝道柱，所述多個假溝道柱未與所述接觸焊盤相連接。

11.根據權利要求8所述的方法，其特征在于，形成所述存儲單元陣列的步驟還包括：形成貫穿所述柵疊層結構的至少一個附加導電通道，所述至少一個附加導電通道的第一端延伸至所述公共源區，第二端連接至相應的接觸焊盤。