[發明專利]3D存儲器件的制造方法

有效

• 申請號: 201811140657.2
• 申請日: 2018-09-28
• 公開（公告）號: CN109449161B
• 公開（公告）日: 2021-04-09
• 發明（設計）人: 胡斌;肖莉紅
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/1157
• 分類號: H01L27/1157;H01L27/11582;H01L27/11573;H01L27/02
• 代理公司: 北京成創同維知識產權代理有限公司 11449
• 代理人: 范芳茗;劉靜

公開了一種3D存儲器件的制造方法，包括：形成CMOS電路，包括第一鍵合面，以及在所述第一鍵合面上暴露的第一外部焊盤；形成存儲單元陣列，包括第二鍵合面，以及在所述第二鍵合面上暴露的第二外部焊盤；將所述CMOS電路和所述存儲單元陣列鍵合成所述3D存儲器件，其中，所述第一鍵合面與所述第二鍵合面彼此接觸，所述第一外部焊盤與所述第二外部焊盤彼此鍵合；所述CMOS電路還包括在所述第一鍵合面上形成的多個第一凹槽，和/或所述存儲單元陣列還包括在所述第二鍵合面上形成的多個第二凹槽，所述多個第一凹槽和所述多個第二凹槽形成散熱通道。通過在CMOS電路和存儲單元陣列的鍵合表面上形成凹槽以提供散熱通道，從而提高3D存儲器件的良率和可靠性。

技術領域

本發明涉及存儲器技術領域，更具體地，涉及一種3D存儲器件的制造方法。

背景技術

存儲器件的存儲密度的提高與半導體制造工藝的進步密切相關。隨著半導體制造工藝的特征尺寸越來越小，存儲器件的存儲密度越來越高。為了進一步提高存儲密度，已經開發出三維結構的存儲器件(即，3D存儲器件)。3D存儲器件包括沿著垂直方向堆疊的多個存儲單元，在單位面積的晶片上可以成倍地提高集成度，并且可以降低成本。

現有的3D存儲器件主要用作非易失性的閃存。兩種主要的非易失性閃存技術分別采用NAND和NOR結構。與NOR存儲器件相比，NAND存儲器件中的讀取速度稍慢，但寫入速度快，擦除操作簡單，并且可以實現更小的存儲單元，從而達到更高的存儲密度。因此，采用NAND結構的3D存儲器件獲得了廣泛的應用。

在NAND結構的3D存儲器件中，采用半導體襯底形成CMOS電路，采用疊層結構形成存儲單元陣列，該疊層結構包括選擇晶體管和存儲晶體管的柵極導體，然后將CMOS電路和存儲單元陣列彼此鍵合。在該3D存儲器件中，采用大量金屬布線提供CMOS電路與存儲單元陣列之間的電連接，布線密度的增加將會影響3D存儲器件的良率和可靠性。期望進一步改進3D存儲器件的結構及其制造方法，以提高3D存儲器件的良率和可靠性。

發明內容

鑒于上述問題，本發明的目的在于提供一種3D存儲器件的制造方法，其中，在CMOS電路和存儲單元陣列的鍵合表面上形成凹槽以提供散熱通道，從而提高3D存儲器件的良率和可靠性。

根據本發明的實施例，提供一種3D存儲器件的制造方法，其特征在于，包括：形成CMOS電路，所述CMOS電路包括第一鍵合面，以及在所述第一鍵合面上暴露的第一外部焊盤；形成存儲單元陣列，所述存儲單元陣列包括第二鍵合面，以及在所述第二鍵合面上暴露的第二外部焊盤；將所述CMOS電路和所述存儲單元陣列鍵合成所述3D存儲器件，其中，所述CMOS電路的第一鍵合面與所述存儲單元陣列的第二鍵合面彼此接觸，所述第一外部焊盤與所述第二外部焊盤彼此鍵合，從而實現所述CMOS電路和所述存儲單元陣列之間的電連接，其中，所述CMOS電路還包括在所述第一鍵合面上形成的多個第一凹槽，和/或所述存儲單元陣列還包括在所述第二鍵合面上形成的多個第二凹槽，所述多個第一凹槽和所述多個第二凹槽形成散熱通道。

優選地，所述多個第一凹槽在所述第一鍵合面上橫向延伸，從所述CMOS電路的第一側壁到達第二側壁，所述多個第二凹槽在所述第二鍵合面上橫向延伸，從所述存儲單元陣列的第一側壁到達第二側壁。

優選地，在所述鍵合的步驟中，所述多個第一凹槽與所述多個第二凹槽彼此相連形成整體的空腔。

優選地，所述CMOS電路和所述存儲單元陣列分別包括各自的多個布線層，所述多個布線層橫向延伸。

優選地，所述CMOS電路和所述存儲單元陣列分別包括各自的多個導電通道，用于提供所述多個布線層彼此之間的電連接。

優選地，所述多個第一凹槽從所述CMOS電路的第一鍵合面向內延伸至所述CMOS電路的布線層，所述多個第二凹槽從所述存儲單元陣列的第二鍵合面向內延伸至所述存儲單元陣列的布線層。

優選地，還包括：在所述多個第一凹槽和所述多個第二凹槽中填充導熱材料。