[發明專利]3D存儲器件

有效

• 申請號: 201811139628.4
• 申請日: 2018-09-28
• 公開（公告）號: CN109192734B
• 公開（公告）日: 2020-10-16
• 發明（設計）人: 胡斌;肖莉紅
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/11582
• 分類號: H01L27/11582;H01L27/1157;H01L23/367
• 代理公司: 北京成創同維知識產權代理有限公司 11449
• 代理人: 范芳茗;岳丹丹

1.一種3D存儲器件，包括：

柵疊層結構，所述柵疊層結構包括交替堆疊的多個柵極導體和多個層間絕緣層；

多個溝道柱，所述溝道柱貫穿所述柵疊層結構以形成晶體管；以及

多個導電通道，所述導電通道貫穿所述柵疊層結構以提供與外圍電路的電連接，

其中，所述多個導電通道的至少一個導電通道連接有散熱結構。

2.根據權利要求1所述的3D存儲器件，其中，所述多個導電通道的至少一個導電通道內包括散熱材料。

3.根據權利要求1所述的3D存儲器件，還包括：

第一半導體襯底，所述第一半導體襯底的第一表面與所述柵疊層結構鄰接；

位于所述第一半導體襯底的第二表面上的第二絕緣層，所述第一半導體襯底的第二表面與第一表面彼此相對；以及

覆蓋所述柵疊層結構的第一絕緣層。

4.根據權利要求3所述的3D存儲器件，其中，所述散熱結構位于所述第一絕緣層。

5.根據權利要求3所述的3D存儲器件，其中，所述散熱結構位于所述第二絕緣層。

6.根據權利要求3所述的3D存儲器件，還包括：至少部分圍繞所述導電通道的絕緣襯里，用于將所述導電通道與所述柵疊層結構和所述第一半導體襯底彼此隔開。

7.根據權利要求3所述的3D存儲器件，還包括：位于所述第一半導體襯底中的公共源區，所述導電通道的第一端延伸至所述公共源區，第二端連接至相應的外部焊盤。

8.根據權利要求3所述的3D存儲器件，其中，所述導電通道從所述第一絕緣層的表面延伸至所述層間絕緣層的表面，從而提供貫穿接觸通孔。

9.根據權利要求5所述的3D存儲器件，還包括：位于所述第一絕緣層中的多個布線層，所述導電通道的第一端連接至所述多個布線層的相應布線層，第二端連接所述散熱結構。

10.根據權利要求5所述的3D存儲器件，還包括：在所述第一絕緣層的表面上橫向延伸的凹槽，所述凹槽從所述柵疊層結構的第一側壁到達第二側壁，所述導電通道的第一端延伸至所述凹槽，第二端連接所述散熱結構。

11.根據權利要求10所述的3D存儲器件，還包括：位于所述凹槽中的導熱條。

12.根據權利要求3所述的3D存儲器件，還包括：

CMOS電路，所述CMOS電路通過連接結構鍵合至所述柵疊層結構，并且包括：

第二半導體襯底；

位于所述第二半導體襯底中的晶體管；以及

位于所述第二半導體襯底上的第三絕緣層。

13.根據權利要求12所述的3D存儲器件，其中，所述柵疊層結構作為存儲單元陣列，

所述存儲單元陣列中的所述第一絕緣層的表面作為第一鍵合面，所述柵疊層結構還包括位于所述第一鍵合面上的第一外部焊盤，

所述CMOS電路中的所述第二絕緣層的表面作為第二鍵合面，所述CMOS電路還包括位于所述第二鍵合面上的第二外部焊盤，

其中，所述柵疊層結構的第一鍵合面與所述CMOS電路的第二鍵合面彼此接觸，所述第一外部焊盤與所述第二外部焊盤彼此鍵合，從而實現所述柵疊層結構和所述CMOS電路之間的電連接。