[發明專利]芯片測試方法、裝置、設備與系統

在審

• 申請號: 201811137064.0
• 申請日: 2018-09-28
• 公開（公告）號: CN110967612A
• 公開（公告）日: 2020-04-07
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 北京律智知識產權代理有限公司 11438
• 代理人: 袁禮君;闞梓瑄

1.一種芯片測試系統，其特征在于，包括：

測試設備，包括m組第一信號線和m*n組第二信號線；

m*n個芯片測試位，每個所述芯片測試位耦接于所述m組第一信號線中的一組和所述m*n組第二信號線中的一組。

2.如權利要求1所述的芯片測試系統，其特征在于，所述第一信號線包括控制信號線和地址信號線，所述第二信號線包括數據信號線。

3.如權利要求1或2所述的芯片測試系統，其特征在于，所述測試設備還包括n條片選信號線，每個所述芯片測試位耦接于所述n條片選信號線中的一條，且每個所述芯片測試位耦接的片選信號線與第一信號線不相同。

4.如權利要求3所述的芯片測試系統，其特征在于，所述測試設備設置為：

確定一或多個被測芯片對應的芯片測試位的信號線耦接關系；

根據所述信號線耦接關系使能所述芯片測試位耦接的片選信號線，同時對所述芯片測試位耦接的第一信號線輸出測試指令，通過所述芯片測試位耦接的第二信號線寫入數據或讀取數據。

5.如權利要求4所述的芯片測試系統，其特征在于，所述測試設備設置為：

按序使能所述n條片選信號線，并同時對所述m組第一信號線輸出寫指令和寫地址，對當前片選信號線控制的m個芯片測試位耦接的m組第二信號線分別寫入數據，以實現分n批對m*n個被測芯片進行寫入測試，每一批同時測試m個所述被測芯片；或者，

按序對所述m組第一信號線輸出寫指令和寫地址，并同時使能所述n條片選信號線，對當前第一信號線控制的n個芯片測試位耦接的n組第二信號線分別寫入數據，以實現分m批對m*n個被測芯片進行寫入測試，每一批同時測試n個所述被測芯片。

6.如權利要求4所述的芯片測試系統，其特征在于，所述測試設備設置為：

按序使能所述n條片選信號線，并同時對所述m組第一信號線輸出讀指令和讀地址，通過當前片選信號線控制的m個芯片測試位耦接的m組第二信號線分別讀取數據，以實現分n批對m*n個被測芯片進行讀取測試，每一批同時測試m個所述被測芯片；或者，

按序對所述m組第一信號線輸出寫指令和寫地址，并同時使能所述n條片選信號線，通過當前第一信號線控制的n個芯片測試位耦接的n組第二信號線分別讀取數據，以實現分m批對m*n個被測芯片進行讀取測試，每一批同時測試n個所述被測芯片。

7.如權利要求4所述的芯片測試系統，其特征在于，所述測試設備設置為：

使能所述n條片選信號線，并同時對所述m組第一信號線輸出寫指令和寫地址，對所述m*n組第二信號線寫入數據，以同時對m*n個被測芯片進行寫入測試；或者，

使能所述n條片選信號線，并同時對所述m組第一信號線輸出讀指令和讀地址，通過所述m*n組第二信號線分別讀取數據，以同時對m*n個被測芯片進行讀取測試。

8.如權利要求1所述的芯片測試系統，其特征在于，所述m*n個芯片測試位按m*n矩陣形式排列。

9.一種芯片測試方法，用于測試m*n個芯片，所述m*n個芯片中的每一個耦接于測試設備m組第一信號線中的一組和m*n組第二信號線中的一組；其特征在于，包括：

確定被測芯片的信號線耦接關系；

根據所述信號線耦接關系同時對所述被測芯片耦接的第一信號線輸出測試指令，通過所述被測芯片耦接的第二信號線寫入數據或讀取數據。

10.如權利要求9所述的芯片測試方法，其特征在于，所述第一信號線包括控制信號線和地址信號線，所述第二信號線包括數據信號線。

11.如權利要求9或10所述的芯片測試方法，其特征在于，每個所述芯片耦接所述測試設備n條片選信號線中的一條，且每個所述芯片耦接的所述片選信號線和所述第一信號線都不相同。