[發明專利]半導體存儲器電容連接線結構及制備方法

在審

• 申請號: 201811100903.1
• 申請日: 2018-09-20
• 公開（公告）號: CN110931485A
• 公開（公告）日: 2020-03-27
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L27/105
• 分類號: H01L27/105;H01L21/8239
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 余明偉

本發明提供了一種半導體存儲器電容連接線結構及制備方法，制備方法包括如下步驟：1)提供半導體襯底，表面包含若干有源區及若干位線；2)在半導體襯底上形成層間介質層；3)在層間介質層內形成第一電容連接孔；4)在第一電容連接孔內形成犧牲介質層，至少填滿所述第一電容連接孔；5)在層間介質層內形成第二電容連接孔，且通過層間介質層與第一電容連接孔分隔；6)去除犧牲介質層，并在第一電容連接孔和第二電容連接孔中填滿導電層。使用本發明的制備方法得到的電容連接線結構不僅能確保電容連接線結構具有良好的形貌及電性，還能加強電容連接線結構與位線的隔離效果，減少寄生電容。

技術領域

本發明涉及半導體集成電路制造領域，特別是涉及一種半導體存儲器電容連接線結構及制備方法。

背景技術

目前，在半導體存儲器制造過程中，在形成電容連接線結構時，一般通過先填充介質層，在介質層中形成電容連接線結構，而后在電容連接線結構上制備電容結構，以實現電容結構與有源區的導通。然而，形成電容連接線結構的現有工藝已無法適應隨著器件尺寸減小而縮小的電容孔尺寸，對于納米級且深寬比較大的電容孔刻蝕，極易出現因刻蝕導致的電容孔形貌不佳的情況；另一方面，電容孔與位線之間經常會出現因隔離性能不佳而產生寄生電容的情況。以上情況都會導致器件失效，影響產品良率。

因此，有必要提出一種新的半導體存儲器電容連接線結構及制備方法，解決上述問題。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種半導體存儲器電容連接線結構及制備方法，用于解決現有技術中電容連接線結構形貌不佳且容易與位線產生寄生電容的問題。

為實現上述及其它相關目的，本發明提供一種半導體存儲器電容連接線結構的制備方法，包括：

1)提供半導體襯底，所述半導體襯底的表面包含若干個間隔排布的有源區，在所述半導體襯底上形成有若干連接所述有源區的位線；

2)在所述半導體襯底上形成層間介質層，所述層間介質層填滿所述位線之間的間隙及所述位線外側區域；

3)在所述層間介質層內形成第一電容連接孔，所述第一電容連接孔分布于所述位線之間的部分所述有源區上，并暴露出部分所述有源區；

4)在所述第一電容連接孔內形成犧牲介質層，所述犧牲介質層至少填滿所述第一電容連接孔；

5)在所述層間介質層內形成第二電容連接孔，所述第二電容連接孔分布于所述位線之間的部分所述有源區上，并暴露出部分所述有源區，且通過所述層間介質層與所述第一電容連接孔分隔；及

6)去除所述犧牲介質層，并在所述第一電容連接孔和所述第二電容連接孔中形成導電層，所述導電層填滿所述第一電容連接孔和所述第二電容連接孔，分別形成第一電容連接線結構和第二電容連接線結構。

作為本發明的一種優選方案，在步驟6)中，在所述第一電容連接孔和所述第二電容連接孔中形成導電層之前，還包括在所述第一電容連接孔和所述第二電容連接孔的側壁表面形成隔離介質層的步驟。

作為本發明的一種優選方案，在步驟6)中所形成的所述隔離介質層至少包含第一隔離介質層和第二隔離介質層，所述第一隔離介質層形成于所述第一電容連接孔和所述第二電容連接孔的側壁表面，所述第二隔離介質層形成于所述第一隔離介質層的表面。

作為本發明的一種優選方案，在步驟3)中，形成所述第一電容連接孔的方法包括在所述層間介質層及所述位線的上方形成圖形化的刻蝕阻擋層，以所述刻蝕阻擋層作為刻蝕掩膜，通過干法刻蝕形成所述第一電容連接孔。

作為本發明的一種優選方案，在步驟5)中，形成所述第二電容連接孔的方法包括在所述層間介質層、所述位線及所述犧牲介質層的上方形成圖形化的刻蝕阻擋層，以所述刻蝕阻擋層作為刻蝕掩膜，通過干法刻蝕形成所述第二電容連接孔。