[發明專利]基于Wilson電流鏡的新型低壓DCVSL電路

在審

• 申請號: 201811099468.5
• 申請日: 2018-09-20
• 公開（公告）號: CN109299535A
• 公開（公告）日: 2019-02-01
• 發明（設計）人: 曹元;韓麗娟;葛惟唯
• 申請（專利權）人: 河海大學常州校區
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 南京縱橫知識產權代理有限公司 32224
• 代理人: 董建林

本發明公開了基于Wilson電流鏡的新型低壓DCVSL電路，包括上拉網絡和下拉網絡，所述上拉網絡包括三個PMOS器件MP1～MP3，所述下拉網絡包括下拉網絡PDN1和下拉網絡PDN2，PDN1和PDN2均由NMOS器件組成；其中，MP1、MP2的源級接高供電電壓；MP1的漏極接MP3的源級，MP3的漏極接下拉網絡PDN1，PDN1另一端接地；MP2的漏極接下拉網絡PDN2，PDN2另一端接地；MP1、MP2的柵極接MP3的漏極和下拉網絡PDN1，MP3的柵極接MP2的漏極和下拉網絡PDN2。本發明解決了傳統DCVSL電路在開關速度、功耗以及在亞閾值區域下的穩定性問題。

技術領域

本發明涉及一種DCVSL電路，具體涉及一種基于Wilson電流鏡的新型低壓DCVSL電路，屬于集成電路設計領域。

背景技術

目前主要有三種DCVSL設計電路：傳統DCVSL電路，堆疊式PMOS交叉耦合DCVSL電路和基于電流鏡的DCVSL電路。圖1所示的是傳統DCVSL電路結構。在這種結構中，同時利用兩個概念：差分邏輯和正反饋。差分邏輯即為電路具有互補輸入和輸出。DCVSL上拉網絡由兩個交叉耦合的PMOS器件MP1、MP2組成，交叉耦合正反饋機制確保器件在不需要時完全關閉，消除靜態功耗并在輸出端提供軌到軌電壓擺幅。該結構的缺點在于，由于弱下拉網絡驅動強度，在輸出節點out從低電平到高電平翻轉的過程中，MP1和PDN1將同時導通一段時間，將產生短時間競爭電流，從而導致短路路徑。

圖2所示的是堆疊式PMOS交叉耦合DCVSL電路結構。該電路結構將傳統的DCVSL電路與靜態互補CMOS電路相結合，MP1和MP2的漏極電流分別通過PUN1和PUN2來降低上拉器件的驅動強度。但這種結構由于晶體管的堆疊很難在低電源電壓下正常工作。

圖3所示的是基于電流鏡的DCVSL電路結構。該結構可以在低電源電壓下高頻工作。與傳統DCVSL電路相比，該結構中上拉網絡的驅動能力取決于MP1、MP2的閾值電壓。同時，由于電流鏡的作用，可以快速鏡像MP1的漏極電流并將其復制到MP2。因此，在相同速度下該結構表現出更好的電路性能，同時具有更低的競爭性和穩定的電流驅動能力。然而，當MP1和PDN1同時導通時，會產生短路電流，導致災難性的靜態功耗。

發明內容

本發明的目的是針對現有技術存在的問題，提供一種基于Wilson電流鏡的新型低壓DCVSL電路。在本發明的電路結構中，增加PMOS器件MP3將上拉網絡與下拉網絡隔離開來，防止產生短路電流而引起靜態功耗。

為實現上述目的，本發明采用的技術方案是：

基于Wilson電流鏡的新型低壓DCVSL電路，包括上拉網絡和下拉網絡，所述上拉網絡包括三個PMOS器件MP1～MP3，所述下拉網絡包括下拉網絡PDN1和下拉網絡PDN2，PDN1和PDN2均由NMOS器件組成；其中，

MP1、MP2的源級接高供電電壓；

MP1的漏極接MP3的源級，MP3的漏極接下拉網絡PDN1，PDN1另一端接地；

MP2的漏極接下拉網絡PDN2，PDN2另一端接地；

MP1、MP2的柵極接MP3的漏極和下拉網絡PDN1，MP3的柵極接MP2的漏極和下拉網絡PDN2。

優選地，下拉網絡PDN1作為所述電路的輸入端，下拉網絡PDN2作為所述電路的互補輸入端。

優選地，MP2的漏極作為所述電路的輸出端，MP3的漏極作為所述電路的互補輸出端。

優選地，MP3的漏極為M節點，MP1和MP2的柵極為N節點，當PDN1截止且PDN2導通時，輸出節點被拉低至低電平，并且MP3導通，節點N和節點M通過MP1被充電到高電平。