[發明專利]半導體裝置及其制造方法

有效

• 申請號: 201811096907.7
• 申請日: 2018-09-19
• 公開（公告）號: CN109244139B
• 公開（公告）日: 2021-03-05
• 發明（設計）人: 朱慧瓏
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/762;H01L21/336
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 李永葉

提供了一種半導體裝置及其制造方法。一示例半導體裝置可以包括：襯底，包括基底襯底、基底襯底上的第一半導體層以及第一半導體層上的第二半導體層；在襯底上形成的沿同一直線延伸的第一和第二鰭狀結構，每一鰭狀結構至少包括第二半導體層；在所述直線兩側繞第一和第二鰭狀結構形成的第一隔離部；分別基于第一和第二鰭狀結構在襯底上形成的第一FinFET和第二FinFET，其中，第一和第二FinFET包括在第一隔離部上形成的分別與第一和第二鰭狀結構相交的第一和第二柵堆疊；以及第一和第二鰭狀結構之間、與第一和第二鰭狀結構相交從而將第一鰭狀結構和第二鰭狀結構彼此隔離的第二隔離部，其中第二隔離部與第一和第二柵堆疊中至少之一平行延伸。

技術領域

本公開一般地涉及集成電路制造領域，更具體地，涉及一種包括可以減小面積開銷的隔離部的半導體裝置及其制造方法。

背景技術

隨著對多功能、小型化電子設備的需求日益增長，期望在晶片上集成越來越多的器件。然而，在當前器件已經小型化到逼近物理極限的情況下，越來越難以進一步縮小每器件的平均面積。此外，任何面積開銷都可能導致制造成本的增加。

滿足小型化趨勢的方案之一是立體型器件，例如FinFET(鰭式場效應晶體管)。在FinFET中，通過在高度方向擴展，降低了在晶片表面上占用的面積。但是，相對于平面型器件如MOSFET，FinFET之間的隔離占用更多的面積，因為每一隔離需要兩個偽柵。另外，形成隔離時圖形化或光刻的套刻精度也會占用面積，增加制造成本。

發明內容

鑒于上述問題，本公開提出了一種半導體器件及其制造方法，以至少解決上述問題和/或至少提供下述優點。

根據本公開的一個方面，提供了一種半導體裝置，包括：襯底，所述襯底包括基底襯底、設置在基底襯底上的第一半導體層以及設置在第一半導體層上的第二半導體層；在襯底上形成的沿同一直線延伸的第一鰭狀結構和第二鰭狀結構，第一鰭狀結構和第二鰭狀結構中的每一個至少包括第二半導體層；在所述直線兩側繞第一鰭狀結構和第二鰭狀結構形成的第一隔離部；基于第一鰭狀結構在襯底上形成的第一鰭式場效應晶體管(FinFET)和基于第二鰭狀結構在襯底上形成的第二FinFET，其中，第一FinFET包括在第一隔離部上形成的與第一鰭狀結構相交的第一柵堆疊，第二FinFET包括在第一隔離部上形成的與第二鰭狀結構相交的第二柵堆疊；以及第一鰭狀結構與第二鰭狀結構之間、與第一鰭狀結構和第二鰭狀結構相交從而將第一鰭狀結構和第二鰭狀結構彼此隔離的第二隔離部，其中第二隔離部與第一柵堆疊和第二柵堆疊中至少之一平行延伸。

根據實施例，第一隔離部的頂面可以在第二半導體層的頂面以下或在第二半導體層的底面以下。

根據實施例，在沿所述直線截取的縱剖面中，第二隔離部可以包括上部和下部，下部相對于上部的底端相對擴大。

根據實施例，在所述縱剖面中，第二隔離部的上部的頂端可以相對于底端相對擴大。

根據實施例，第二隔離部的下部可以相對于上部的底端形成臺階部，該臺階部與第二半導體層的底面共面。

根據實施例，第二隔離部可以從上向下穿過第二半導體層，其中，第二隔離部位于第一鰭狀結構正下方的部分的頂面與第二半導體層的底面相接，且第二隔離部位于第二鰭狀結構正下方的部分的頂面與第二半導體層的底面相接。

根據實施例，在所述直線的延伸方向上，第二隔離部位于第一鰭狀結構正下方的部分可以延伸至第一FinFET的源/漏區的位置，且第二隔離部位于第二鰭狀結構正下方的部分可以延伸至第二FinFET的源/漏區的位置。

根據實施例，半導體裝置還可以包括：在第一鰭狀結構中第二半導體層下方沿第一鰭狀結構延伸的第三隔離部和/或在第二鰭狀結構中第二半導體層下方沿第二鰭狀結構延伸的第四隔離部。