[發明專利]一種基于ARM內核的EtherCAT主站控制器在審
| 申請號: | 201811094921.3 | 申請日: | 2018-09-19 |
| 公開(公告)號: | CN108924027A | 公開(公告)日: | 2018-11-30 |
| 發明(設計)人: | 張天昌;譚軼;李宏康 | 申請(專利權)人: | 武漢庫迪智能技術有限公司 |
| 主分類號: | H04L12/40 | 分類號: | H04L12/40;H05K7/20 |
| 代理公司: | 北京眾達德權知識產權代理有限公司 11570 | 代理人: | 劉杰 |
| 地址: | 430000 湖北省武漢*** | 國省代碼: | 湖北;42 |
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| 摘要: | |||
| 搜索關鍵詞: | 第一處理器 中央處理器 通訊電路 第二處理器 控制器外殼 主站控制器 電源電路 緩存電路 中央處理器連接 驅動器連接 輸入輸出點 智能機械手 成本費用 高實時性 技術效果 數據交互 雙處理器 通訊周期 外設接口 控制器 體積小 通訊 申請 應用 保證 | ||
本申請提供了一種基于ARM內核的EtherCAT主站控制器,應用于一智能機械手,所述控制器包括:控制器外殼;中央處理器,所述中央處理器設置在所述控制器外殼內部,包括:第一處理器,所述第一處理器與EtherCAT總線驅動器連接,處理EtherCAT總線協議;第二處理器,所述第二處理器的一端與所述第一處理器連接,實現與所述第一處理器的數據交互;緩存電路,所述緩存電路與所述第一處理器連接;通訊電路,所述通訊電路與所述中央處理器連接;電源電路,所述電源電路與所述中央處理器、所述通訊電路連接。通過采用雙處理器方案,達到了通訊周期為100μs,保證了EtherCAT通訊的高實時性,成本費用低,體積小,且具有豐富的外設接口和輸入輸出點的技術效果。
技術領域
本申請涉及計算機硬件技術領域,尤其涉及一種基于ARM內核的EtherCAT主站控制器。
背景技術
EtherCAT,也稱以太網控制自動化技術,是一個以以太網為基礎的開放架構的現場總線系統,EtherCAT名稱中的CAT為Control Automation Technology(控制自動化技術)首字母的縮寫。最初由德國倍福自動化有限公司(Beckhoff Automation GmbH)研發。EtherCAT為系統的實時性能和拓撲的靈活性樹立了新的標準,同時,它還符合甚至降低了現場總線的使用成本。EtherCAT的特點還包括高精度設備同步,可選線纜冗余,和功能性安全協議(SIL3)。
但本申請發明人在實現本申請實施例中技術方案的過程中,發現上述現有技術至少存在如下技術問題:
現有技術中EtherCAT主站控制器大多采用的商業解決方案,費用高昂,并且通訊實時性不是特別高的技術問題。
發明內容
本申請實施例提供了一種基于ARM內核的EtherCAT主站控制器,解決了現有技術中EtherCAT主站控制器大多采用的商業解決方案,費用高昂,并且通訊實時性不是特別高的技術問題。通過采用雙處理器方案,達到了通訊周期為100μs,保證了EtherCAT通訊的高實時性,成本費用低,體積小,且具有豐富的外設接口和輸入輸出點的技術效果。
鑒于上述問題,本申請提供了一種基于ARM內核的EtherCAT主站控制器,應用于一智能機械手,所述控制器包括:控制器外殼;中央處理器,所述中央處理器設置在所述控制器外殼內部,包括:第一處理器,所述第一處理器與EtherCAT總線驅動器連接,處理EtherCAT總線協議;第二處理器,所述第二處理器的一端與所述第一處理器連接,實現與所述第一處理器的數據交互;緩存電路,所述緩存電路與所述第一處理器連接,緩存所述第二處理器發送的數據,并將所述第二處理器發送的數據預先保存在所述緩存電路中,然后等待所述第一處理器空閑的時候將所述緩存電路的數據取出并進行處理;通訊電路,所述通訊電路與所述中央處理器連接,實現所述第二處理器與外界數據進行數據交換;電源電路,所述電源電路與所述中央處理器、所述通訊電路連接,為所述中央處理器、所述通訊電路提供電量。
優選的,所述通訊電路包括:第一網口電路,所述第一網口電路的一端與所述第一處理器連接,另一端與所述EtherCAT總線驅動器連接;第二網口電路,所述第二網口電路的一端與所述第二處理器連接,另一端與PC上位機連接。
優選的,所述通訊電路還包括:第一USB電路,所述第一USB電路的一端與所述第二處理器連接,另一端與示教器連接,進行數據交換;第二USB電路,所述第二USB電路的一端與所述第二處理器連接,另一端與外接存儲設備連接,進行數據交換。
優選的,所述通訊電路還包括:485電路,所述485電路與的一端與所述第二處理器連接,另一端為數據接口。
優選的,所述控制器還包括:運行監控電路,所述運行監控電路的一端與所述第一處理器連接,另一端與所述第二處理器連接,監控所述第一處理器以及所述第二處理器的運行狀態。
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