[發明專利]集成電路結構

在審

• 申請號: 201811075644.1
• 申請日: 2018-09-14
• 公開（公告）號: CN110164864A
• 公開（公告）日: 2019-08-23
• 發明（設計）人: 林祐寬;楊昌達;王屏薇;趙高毅;王美勻
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/11
• 分類號: H01L27/11
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 黃艷

本公開實施例提供一種集成電路結構，包括：第一柵極，覆蓋主動區域中的第一通道區域；第一晶體管，包括第一通道區域、第一源極區域、第一漏極區域、及第一柵極；導電接點，直接連接第一晶體管的第一漏極區域；第二柵極，與第一柵極相隔，第二柵極覆蓋第二通道區域；第二晶體管，包括第二通道區域、第二源極區域、第二漏極區域、及第二柵極；導電導孔，直接連接第二柵極；擴大導電導孔，覆蓋導電接點及導電導孔，使彼此電性連接，擴大導電導孔從導電接點至導電導孔于一平面延伸；及第一電性絕緣層，包圍擴大導電導孔。

技術領域

本發明實施例涉及一種半導體元件，且特別有關于一種集成電路結構。

背景技術

微處理器，包括同系列微控制器、特定應用集成電路(ASIC)、及各種在單一晶粒上具有一或多個中央處理單元(CPU)的芯片，通常包括一區塊的靜態隨機存取存儲器。當微處理器包括一區塊的靜態隨機存取存儲器時，一些制造微處理器所進行的制程亦可用于制造靜態隨機存取存儲器。為了實現此目標，應設計靜態隨機存取存儲器使其與用于制造微處理器的制程技術相容。在建構微處理器時可用的不同材料層應使用于靜態隨機存取存儲器中。與獨立制造的靜態隨機存取存儲器芯片相比，這帶來了不同的挑戰。

若制造微處理器時，靜態隨機存取存儲器單元可使用相同罩幕(mask，掩模)、材料、沉積制程步驟、絕緣層、及其他制程技術建構，可省去為靜態隨機存取存儲器單元的內部結構建構特殊的罩幕及制程步驟，同時減少了制作微處理器芯片的總罩幕數。

發明內容

本發明實施例提供一種集成電路結構，包括：基板；半導體主動區域，覆蓋于基板上；第一柵極，覆蓋主動區域中的第一通道區域；第一晶體管，包括第一通道區域、鄰近主動區域中第一通道區域的第一側的第一源極區域、鄰近第一通道區域的第二側的第一漏極區域、及第一柵極；導電接點，直接連接第一晶體管的第一漏極區域；第二柵極，與第一柵極相隔，第二柵極覆蓋第二通道區域；第二晶體管，包括第二通道區域、鄰近主動區域中第二通道區域的第一側的第二源極區域、鄰近第二通道區域的第二側的第二漏極區域、及第二柵極；導電導孔，直接連接第二柵極；擴大導電導孔，覆蓋導電接點及導電導孔，使彼此電性連接，擴大導電導孔從導電接點至導電導孔于平面延伸；及第一電性絕緣層，包圍擴大導電導孔。

附圖說明

以下將配合說明書附圖詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特征并未按照比例繪制且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特征。

圖1A示出6晶體管-靜態隨機存取存儲器單元的電路圖。

圖1B根據現有技術示出靜態隨機存取存儲器單元布局的俯視圖。

圖1C為沿圖1B中線段1C-1C截取的剖面圖。

圖2A根據一些實施例示出制造靜態隨機存取存儲器單元第一步驟中所制造部分的布局的俯視圖。

圖2B為沿圖2A中線段2B-2B截取的剖面圖。

圖3A根據一些實施例示出制造靜態隨機存取存儲器單元后續步驟的布局的俯視圖。

圖3B為沿圖3A中線段3B-3B截取的剖面圖。

圖4A根據一些實施例示出制造靜態隨機存取存儲器單元后續步驟的布局的俯視圖。

圖4B為沿圖4A中線段4B-4B截取的剖面圖。

圖5A根據一些實施例示出制造靜態隨機存取存儲器單元后續步驟的布局的俯視圖。

圖5B為沿圖5A中線段5B-5B截取的剖面圖。

圖5C為在制程中不同階段沿圖5A中線段5B-5B截取的剖面圖。