[發明專利]一種基于公鑰加密算法的模乘裝置及協處理器

有效

• 申請號: 201811058617.3
• 申請日: 2018-09-11
• 公開（公告）號: CN109271137B
• 公開（公告）日: 2020-06-02
• 發明（設計）人: 羅禹銘;羅禹城
• 申請（專利權）人: 網御安全技術（深圳）有限公司
• 主分類號: G06F7/72
• 分類號: G06F7/72;H04L9/30
• 代理公司: 深圳市君勝知識產權代理事務所(普通合伙) 44268
• 代理人: 王永文;朱陽波

1.一種基于公鑰加密算法的模乘裝置，其特征在于，所述基于公鑰加密算法的模乘裝置包括：

用于實現公鑰加密算法的循環累加操作的運算模塊；

用于存儲操作數以及實現模約減操作的模約減模塊；所述模約減模塊包括一個N位的減法器，用于完成高基蒙哥馬利模乘算法的最后的模約減操作；

用于存儲乘數的第一存儲器、用于存儲被乘數的第二存儲器、用于存儲模數的第三存儲器、用于存儲運算結果的第四存儲器；及

用于傳遞運算結果的先進先出寄存器；

所述第一存儲器的輸出端、第二存儲器的輸出端、第三存儲器的輸出端以及先進先出寄存器的輸出端均連接所述運算模塊的輸入端，所述運算模塊的輸出端分別連接所述先進先出寄存器的輸入端和所述模約減模塊的輸入端，所述模約減模塊的輸出端連接所述第四存儲器的輸入端；

所述運算模塊包括依次串聯連接的若干個處理單元，每個所述處理單元的輸入端均連接所述第一存儲器的輸出端，所述第二存儲器與所述第三存儲器的輸出端均連接第一個處理單元的輸入端，最后一個處理單元的輸出端分別連接所述模約減模塊的輸入端和先進先出寄存器的輸入端，先進先出寄存器的輸出端連接第一個處理單元的輸入端；

每個所述處理單元包括串聯的第一級保留進位加法器和第二級保留進位加法器、若干個多路復用器以及若干寄存器，每個所述寄存器存儲操作數、預計算值以及中間結果，每個所述多路復用器存儲中間結果以及預計算值。

2.根據權利要求1所述的基于公鑰加密算法的模乘裝置，其特征在于，最后一個處理單元輸出的值輸入至第一個處理單元作為被乘數或者作為輸出結果。

3.根據權利要求1所述的基于公鑰加密算法的模乘裝置，其特征在于，第一存儲器輸出的N位乘數經過第一級保留進位加法器相加，最低位由上一處理單元的進位值填滿；第一級保留進位加法器的輸出除最高位進位外和上一處理單元輸入的預計算值，作為第二級保留進位加法器的輸入，其中，1≤N≤16。

4.根據權利要求1所述的基于公鑰加密算法的模乘裝置，其特征在于，采用高基蒙哥馬利模乘算法通過單次掃描多位乘數輸出運算結果。

5.一種基于公鑰加密算法的協處理器，連接于單片機，其特征在于，包括依次連接的若干個處理單元、若干個塊隨機存儲器以及片上總線從控制器，每個所述塊隨機存儲器分別連接對應處理單元并對應存儲乘數、被乘數、冪指數、模數、預計算參數、平方操作的底數以及運算結果，每個所述處理單元為如權利要求1-4任一所述的基于公鑰加密算法的模乘裝置中的處理單元；

每個所述塊隨機存儲器的讀寫操作根據與之對應連接的處理單元的運算狀態來自動選擇處理單元或片上總線從控制器控制；所述運算狀態包括未啟動狀態、啟動運算狀態以及運算結束狀態。

6.根據權利要求5所述的基于公鑰加密算法的協處理器，其特征在于，還包括并聯在所述處理單元與所述片上總線從控制器之間的控制寄存器和狀態寄存器。

7.根據權利要求5所述的基于公鑰加密算法的協處理器，其特征在于，當所述處理單元處于未啟動時，選擇所述片上總線從控制器控制所有的塊隨機存儲器的讀寫操作；當所述處理單元處于啟動計算時，自動切換為處理單元控制與之對應的每個所述塊隨機存儲器的讀寫操作；當所述處理單元處于計算結束時，重新切換為所述片上總線從控制器控制所有的塊隨機存儲器的讀寫操作。