[發(fā)明專(zhuān)利]具有介電隔離的多鰭高度

有效

• 申請(qǐng)?zhí)枺?/td>: 201811044898.7
• 申請(qǐng)日: 2018-09-07
• 公開(kāi)（公告）號(hào): CN109473478B
• 公開(kāi)（公告）日: 2021-12-21
• 發(fā)明（設(shè)計(jì)）人: 吳旭升;亓屹;彭建偉;羅先慶;顧四朋
• 申請(qǐng)（專(zhuān)利權(quán)）人: 格芯(美國(guó))集成電路科技有限公司
• 主分類(lèi)號(hào): H01L29/78
• 分類(lèi)號(hào): H01L29/78;H01L21/336
• 代理公司: 北京戈程知識(shí)產(chǎn)權(quán)代理有限公司 11314
• 代理人: 程偉;王錦陽(yáng)

本發(fā)明涉及具有介電隔離的多鰭高度，揭示一種形成有不同鰭高度且與底下半導(dǎo)體襯底介電隔離的半導(dǎo)體鰭片的方法。通過(guò)蝕刻設(shè)置于襯底上面的活性外延層可形成所述鰭片。中介犧牲外延層可用來(lái)模塑活性外延層的成長(zhǎng)，然后移除它且用隔離介電層回填。該隔離介電層可設(shè)置在所述鰭片的底面與襯底之間，而且例如可在用來(lái)界定所述鰭片的蝕刻工藝之后沉積。在襯底的不同區(qū)域內(nèi)，有不同高度的介電隔離鰭片可具有實(shí)質(zhì)共面的頂面。

技術(shù)領(lǐng)域

本申請(qǐng)案大體涉及半導(dǎo)體裝置的制造，且更特別的是，涉及形成具有不同鰭高度的電隔離鰭片的FinFET。

背景技術(shù)

例如鰭式場(chǎng)效晶體管(FinFET)的全空乏裝置為致能縮小下一代柵極(gate)長(zhǎng)度至14納米及以下的候選者。鰭式場(chǎng)效晶體管(FinFET)為使晶體管通道在半導(dǎo)體襯底的表面上隆起而不是使通道位在或略低于該表面的三維架構(gòu)。用隆起的信道，柵極可纏繞通道的側(cè)面，這提供裝置的改良靜電控制。

FinFET的制造通常利用自對(duì)準(zhǔn)工藝以使用選擇性蝕刻技術(shù)在襯底的表面上產(chǎn)生極薄的鰭片，例如，20納米寬或更小。然后，沉積接觸各鰭片的多個(gè)表面的柵極結(jié)構(gòu)以形成多柵極架構(gòu)。

使用柵極最先(gate-first)或柵極最后(gate-last)工藝可形成該柵極結(jié)構(gòu)。為了避免功能柵極材料暴露于與激活相關(guān)的熱預(yù)算(thermal budget)，例如取代金屬柵極(replacement metal gate；RMG)工藝的柵極最后工藝使用在裝置激活之后被功能柵極取代的犧牲或虛擬柵極，亦即，在鰭片的源極/漏極區(qū)的摻雜物植入及相關(guān)驅(qū)入退火(drive-in anneal)之后。

相比于與襯底相連的鰭

片，本案申請(qǐng)人已觀察到，介電隔離FinFET有優(yōu)異的靜電控制而不需要外延的子鰭片穿通終止摻雜(extensive sub-fin punch-through stop doping)。此一隔離結(jié)構(gòu)增加裝置可變性且改善泄露特性。

有不同高度的鰭片可用來(lái)在同一個(gè)襯底上局部界定不同裝置的信道長(zhǎng)度。不過(guò)，盡管近來(lái)的發(fā)展，在同一個(gè)襯底上形成也有不同鰭高度的隔離半導(dǎo)體鰭片仍然是個(gè)挑戰(zhàn)。

發(fā)明內(nèi)容

根據(jù)本申請(qǐng)案的具體實(shí)施例，提供一種形成具有多鰭高度且介電隔離的多個(gè)鰭片的制造方法。

形成此一結(jié)構(gòu)的方法包括：沉積一第一外延層于一半導(dǎo)體襯底上，以及沉積一第二外延層于該第一外延層上。形成穿過(guò)該第二外延層及該第一外延層的數(shù)個(gè)開(kāi)口，在此所述開(kāi)口延伸進(jìn)入該半導(dǎo)體襯底。然后，在所述開(kāi)口內(nèi)沉積一介電層。

在該介電層的上側(cè)壁表面上面形成側(cè)壁間隔體層，且使用該側(cè)壁間隔體層作為蝕刻掩模，蝕刻該第二外延層以形成各自設(shè)置于該介電層的側(cè)壁表面上面的復(fù)數(shù)個(gè)半導(dǎo)體鰭片。通過(guò)從所述鰭片下面移除該第一外延層且沉積在所述鰭片下面的隔離層來(lái)提供所述鰭片的介電隔離。

又根據(jù)數(shù)個(gè)具體實(shí)施例，一種結(jié)構(gòu)包括：設(shè)置于一半導(dǎo)體襯底的一隆起區(qū)上面的一第一鰭片，以及設(shè)置于該半導(dǎo)體襯底的一下凹區(qū)上面的一具有大于該第一鰭片的高度的第二鰭片。在該半導(dǎo)體襯底與該第一鰭片及該第二鰭片中的每一者之間設(shè)置一隔離層。

附圖說(shuō)明

閱讀時(shí)結(jié)合下列附圖可充分明白以下本申請(qǐng)案的特定具體實(shí)施例的詳細(xì)說(shuō)明，其中類(lèi)似的結(jié)構(gòu)用相同的附圖標(biāo)記表示。

圖1的示意橫截面圖圖標(biāo)于沉積及圖案化在半導(dǎo)體襯底上面的硬掩模且凹陷蝕刻(recess etch)以形成階狀襯底之后在中間制造階段的FinFET結(jié)構(gòu)；

圖2圖示在移除硬掩模之后的階狀襯底；

圖3圖示犧牲外延層直接于階狀襯底上面的沉積與活性外延層直接于犧牲外延層上面的沉積；

圖4圖示在平坦化步驟之后的圖3的結(jié)構(gòu)；