[發明專利]制造半導體裝置的方法

在審

• 申請號: 201811042898.3
• 申請日: 2018-09-07
• 公開（公告）號: CN109585306A
• 公開（公告）日: 2019-04-05
• 發明（設計）人: 房漢文;鐘嘉麒;許志賢;曾建華;吳建升;陳俊彥;黃天志;陳韋達;蘇雅屏
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/48
• 分類號: H01L21/48
• 代理公司: 南京正聯知識產權代理有限公司 32243
• 代理人: 顧伯興

本發明公開一種制造半導體裝置的方法。提供包括半導體裝置元件的襯底。在所述襯底之上將頂部導電墊及減反射涂層圖案化。所述減反射涂層設置在所述頂部導電墊上。在所述襯底及所述減反射涂層之上形成至少一個鈍化膜。刻蝕所述至少一個鈍化膜及所述減反射涂層以在所述至少一個鈍化膜及所述減反射涂層中形成溝槽來暴露出所述頂部導電墊的一部分。

技術領域

本發明實施例涉及一種制造半導體裝置的方法。

背景技術

隨著互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)裝置縮放到更小尺寸，正在考慮新材料及新概念來滿足高級性能目標。CMOS技術包括N型金屬氧化物半導體(N-type metal oxide semiconductor，NMOS)及P型金屬氧化物半導體(P-type metal oxide semiconductor，PMOS)。舉例來說，金屬氧化物半導體場效應晶體管(metal-oxide-semiconductor field-effect transistor，MOSFET)是用于放大或切換電子信號的晶體管。NMOS及PMOS MOSFET以及各種其他裝置中的高性能的一個方面是裝置切換頻率。觸點耦合到柵極電極，且耦合到晶體管的源極區及漏極區二者。半導體裝置可具有包括多層布線的多層結構，以用于增大每一芯片的密度并提高操作速度。

發明內容

根據本發明的實施例，一種制造半導體裝置的方法，包括：提供包括半導體裝置元件的襯底；

將所述襯底之上的頂部導電墊及減反射涂層圖案化，所述減反射涂層設置在所述頂部導電墊上；在所述襯底及所述減反射涂層之上形成至少一個鈍化膜；以及刻蝕所述至少一個鈍化膜及所述減反射涂層，以在所述至少一個鈍化膜及所述減反射涂層中形成凹槽來暴露出所述頂部導電墊。

根據本發明的實施例，一種制造半導體裝置的方法，包括：提供包括半導體裝置元件的襯底；將所述襯底之上的頂部導電墊及減反射涂層圖案化，所述減反射涂層設置在所述頂部導電墊上且包含氮氧化硅；在所述襯底及所述減反射涂層之上形成至少一個鈍化膜；以及使用等離子體刻蝕所述至少一個鈍化膜及所述減反射涂層，以在所述至少一個鈍化膜及所述減反射涂層中形成凹槽來暴露出所述頂部導電墊，所述等離子體包含經部分氟化或完全氟化的烴。

根據本發明的實施例，一種半導體裝置，包括襯底、頂部導電墊及減反射涂層以及至少一個鈍化膜。襯底包括半導體裝置元件。頂部導電墊及減反射涂層以圖案形式形成在所述襯底之上，所述減反射涂層設置在所述頂部導電墊上且部分地覆蓋所述頂部導電墊。至少一個鈍化膜形成在所述襯底及所述減反射涂層之上，所述至少一個鈍化膜包括第一鈍化膜及設置在所述第一鈍化膜上的第二鈍化膜，其中凹槽由所述至少一個鈍化膜及所述減反射涂層界定且在所述至少一個鈍化膜及所述減反射涂層內界定，以暴露出所述頂部導電墊的一部分。

附圖說明

結合附圖閱讀以下詳細說明，會最好地理解本公開的各方面。應注意，根據本行業中的標準慣例，各種特征未必按比例繪制。實際上，為了討論清晰起見，可任意地增大或減小各種特征的尺寸。在本說明書通篇及所有附圖中，相同的參考編號表示相同的特征。

圖1是根據一些實施例的包括頂部導電墊的裝置的剖視圖。

圖2是示出根據一些實施例的一種包括頂部導電墊的半導體裝置的形成方法的流程圖。

圖3A到圖3E是根據一些實施例的在制作期間的裝置的一部分的剖視圖。

圖4A到圖4B是示出根據一些實施例的包括頂部導電墊的半導體裝置的另一種形成方法的流程圖。

圖5A到圖5E是根據一些實施例的在制作期間的裝置的一部分的剖視圖。

具體實施方式