[發明專利]熔斷器測試電路及方法、集成電路

在審

• 申請號: 201811042810.8
• 申請日: 2018-09-07
• 公開（公告）號: CN110888047A
• 公開（公告）日: 2020-03-17
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G01R31/327
• 分類號: G01R31/327;G01R31/74
• 代理公司: 北京律智知識產權代理有限公司 11438
• 代理人: 袁禮君;闞梓瑄

本公開是關于熔斷器測試電路及方法、集成電路，該熔斷器測試電路包括熔斷器和閂鎖電路，閂鎖電路，和所述熔斷器連接，所述閂鎖電路具有信號接收端，所述信號接收端用于接收觸發信號，使得所述閂鎖電路中的電流增大，能夠將熔斷器熔斷。在熔斷多個熔斷器時，只需觸發一個熔斷器對應的閂鎖電路即可接著觸發另一個熔斷器對應的閂鎖電路，避免了相關技術中需要等待一個熔斷器熔斷接著熔斷另一個熔斷器，導致的測試時間長，測試效率低的問題。

技術領域

本公開涉及集成電路技術領域，具體而言，涉及一種熔斷器測試電路及方法、集成電路。

背景技術

隨著技術的發展和進步，集成電路的應用越來越廣泛，在集成電路設計制造時，需要對集成電路進行測試。

集成電路測試時，往往需要對集成電路中的熔斷器進行測試，目前，在進行集成電路測試時，若需要測試多個熔斷器時，通常需要一個熔斷器燒斷之后，再對下一個熔斷器進行熔斷動作。整個測試過程耗時較多，測試效率低。

需要說明的是，在上述背景技術部分公開的信息僅用于加強對本公開的背景的理解，因此可以包括不構成對本領域普通技術人員已知的現有技術的信息。

發明內容

本公開的目的在于提供一種熔斷器測試電路及方法、集成電路，進而至少在一定程度上克服相關技術中，熔斷器測試時測試過程耗時多，測試效率低的問題。

根據本公開的第一方面，提供一種熔斷器測試電路，包括：

熔斷器；

閂鎖電路，和所述熔斷器連接，所述閂鎖電路具有信號接收端，所述信號接收端用于接收觸發信號，使得所述閂鎖電路中的電流增大。

根據本公開的一實施方式，所述閂鎖電路包括：

第一寄生晶體管，其第一發射極和第二發射極接收第一電源信號，集電極接收第二電源信號，基極接收第一觸發信號；

第二寄生晶體管，其集電極和所述第一寄生晶體管的基極連接，集電極接收第一電源信號，基極和所述第一寄生晶體管的集電極連接，基極接收第二觸發信號，第一發射極和第二發射極接收第二電源信號。

根據本公開的一實施方式，所述熔斷器連接在所述第一寄生晶體管的第一發射極。

根據本公開的一實施方式，所述熔斷器連接在所述第一寄生晶體管的第二發射極。

根據本公開的一實施方式，所述熔斷器連接在和所述第二寄生晶體管的第一發射極。

根據本公開的一實施方式，所述熔斷器連接在所述第二寄生晶體管的第二發射極。

根據本公開的一實施方式，所述閂鎖電路包括：

第三寄生晶體管，其發射極接收第一電源信號，集電極接收第二電源信號，基極接收第一觸發信號；

第四寄生晶體管，其集電極和所述第三寄生晶體管的基極連接，集電極接收第一電源信號，基極和所述第三寄生晶體管的集電極連接，基極接收第二觸發信號，發射極接收第二電源信號。

根據本公開的一實施方式，所述熔斷器連接在所述第三寄生晶體管的發射極。

根據本公開的一實施方式，所述熔斷器連接在所述第四寄生晶體管的發射極。

根據本公開的一實施方式，所述熔斷器測試電路包括：

多個熔斷器，分別連接有閂鎖電路，所述熔斷器和與其連接的閂鎖電路形成檢測單元，所述檢測單元的一端連接有第一電源，另一端連接有第二電源，多個所述檢測單元并聯。

根據本公開的第二方面，提供一種熔斷器測試方法，包括：

閂鎖電路接收觸發信號；