[發明專利]疊層集成電路封裝結構的封裝方法

在審

• 申請號: 201811034301.0
• 申請日: 2016-07-17
• 公開（公告）號: CN109411371A
• 公開（公告）日: 2019-03-01
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 高錦
• 主分類號: H01L21/60
• 分類號: H01L21/60;H01L21/48
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明提供了一種疊層集成電路封裝結構的封裝方法，其包括：提供長寬尺寸相同的多個陶瓷片，將所述多個陶瓷片中的除最底層的其他陶瓷片開窗形成框型槽，并在除最頂層的其他陶瓷片的表面上形成線路層；疊置并燒結所述多個陶瓷片形成一體化陶瓷疊層；在陶瓷疊層內設置集成芯片；在陶瓷疊層的側面形成點陣式焊盤，以電連接所有的線路層的端部；將陶瓷疊層接合至散熱基板上，并根據實際需要在陶瓷疊層的側面形成重分布線電連接所述焊盤和所述點陣式焊盤。本發明減小了封裝體積，增強了封裝的靈活性。

技術領域

本發明涉及集成電路封裝領域，具體涉及一種疊層集成電路封裝結構。

背景技術

在集成電路封裝中，多采用打線或布線的方式進行電連接各集成電路芯片的引腳，以達到既定的封裝體功能模塊，疊置的芯片封裝可以減小封裝體積，是目前采用較廣的發展方式。但是疊置封裝容易造成打線間交叉短路或布線太亂不易更改的問題，這樣得到的封裝體往往體積較大且封裝極為不靈便，布線也不能隨意調整和更改。

發明內容

基于解決上述封裝中的問題，本發明提供了一種疊層集成電路封裝結構的封裝方法，其包括以下步驟：

（1）提供一散熱基板，并在該散熱基板上形成多個焊盤；

（2）提供長寬尺寸相同的多個陶瓷片，將所述多個陶瓷片中的除最底層的其他陶瓷片開窗形成框型槽，并在除最頂層的其他陶瓷片的表面上形成線路層，所述線路層在相應的陶瓷片邊緣露出端部；

（3）疊置并燒結所述多個陶瓷片形成一體化陶瓷疊層；

（4）在陶瓷疊層內設置集成芯片；

（5）在陶瓷疊層的側面形成點陣式焊盤，以電連接所有的所述端部；

（6）將陶瓷疊層接合至所述散熱基板上，并根據實際需要在陶瓷疊層的側面形成重分布線電連接所述焊盤和所述點陣式焊盤。

其中，焊盤只是被封裝層覆蓋一半。

其中，所述線路的水平高度和所述點陣式焊盤每層的高度相同，呈對應關系。

其中，焊盤與點陣式焊盤列向對齊。

其中，重分布線跨越不同的側表面。

其中，所述陶瓷疊層內的集成芯片包括多個，陶瓷疊層的每一層的厚度根據每層所封裝的集成芯片的厚度不同而不同。

所述陶瓷疊層的每一層中可包括多個集成芯片，其中除最厚的芯片外其余芯片上方均設置有剛性構件。

其中，所述剛性構件的厚度等于最厚的芯片的厚度減去對應的較薄的芯片的厚度。

本發明的優點如下：

（1）利用疊層封裝，減小封裝體積，增強封裝的靈活性；

（2）利用封裝體側表面的點陣式焊盤進行線路再分布，增加了布線的靈活性；

（3）剛性構件的使用防止了疊層封裝的彎折翹曲。

附圖說明

圖1為本發明的集成電路封裝結構的截面圖；

圖2為本發明的集成電路封裝結構的俯視圖；

圖3為本發明的集成電路封裝結構的一側表面電連接圖；

圖4為本發明的集成電路封裝結構的立體圖；

圖5為本發明的封裝基板的制作流程圖；

圖6為本發明的陶瓷疊層的制作流程圖；

圖7為本發明的集成電路封裝結構的制作流程圖。

具體實施方式