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[發(fā)明專利]一種半導體存儲器的器件結構及其制造方法在審

專利信息
申請?zhí)枺?/td> 201811026817.0 申請日: 2018-09-04
公開(公告)號: CN109461703A 公開(公告)日: 2019-03-12
發(fā)明(設計)人: 不公告發(fā)明人 申請(專利權)人: 長鑫存儲技術有限公司
主分類號: H01L21/8242 分類號: H01L21/8242;H01L27/108
代理公司: 上海光華專利事務所(普通合伙) 31219 代理人: 余明偉
地址: 230601 安徽省合肥市*** 國省代碼: 安徽;34
權利要求書: 查看更多 說明書: 查看更多
摘要:
搜索關鍵詞: 離子摻雜層 漏區(qū) 源區(qū) 半導體存儲器 光刻圖形 器件結構 植入 離子 淺溝槽隔離結構 存儲器結構 圖形化刻蝕 一體成型的 存儲器字 漏電問題 引出組件 柵極組件 上表面 側邊 襯底 半導體 制造 暴露
【說明書】:

發(fā)明提供一種半導體存儲器的器件結構及其制造方法,該方法包括:于半導體襯底中形成有源區(qū)及淺溝槽隔離結構;對有源區(qū)進行兩次離子植入以形成不同深度的第一、第二離子摻雜層;對有源區(qū)進行圖形化刻蝕以形成第一、第二溝槽,第一溝槽、第二溝槽將有源區(qū)分為側邊源區(qū)和中間漏區(qū);于第一、第二溝槽中形成與存儲器字線一體成型的柵極組件;于上述結構上形成暴露出位于中間漏區(qū)的第一離子摻雜層的第一光刻圖形;通過第一光刻圖形對上述結構進行離子植入,以于中間漏區(qū)的第一離子摻雜層下方形成第三離子摻雜層,之后于中間漏區(qū)的第一離子摻雜層上表面形成引出組件。通過本發(fā)明解決了現(xiàn)有存儲器結構的漏電問題。

技術領域

本發(fā)明涉及集成電路技術領域,特別是涉及一種半導體存儲器的器件結構及其制造方 法。

背景技術

動態(tài)隨機存儲器(DRAM)是一種常用的半導體存儲器件。由許多重復的存儲單元組成。 每個存儲單元通常包括一個電容器和一個晶體管;晶體管的柵極與字線相連、漏極與位線相 連、源極與電容器相連;字線上的電壓信號能夠控制晶體管的打開或關閉,進而通過位線讀 取在電容器中的數(shù)據(jù)信息,或者通過位線將數(shù)據(jù)信息寫入電容器中進行存儲。數(shù)據(jù)以電荷形 式存放在電容器之中,一般以無電荷代表“0”,有電荷代表“1”,反之亦可。通常,電容 器及與其相聯(lián)接的PN結有微弱的漏電,電荷隨時間而變少,直至漏完,存入的數(shù)據(jù)便會丟 失。因此動態(tài)隨機存儲器需要每隔2~4毫秒對單元電路存儲的信息重寫一次,這稱為刷 新。

現(xiàn)有的動態(tài)隨機存儲器中,如果在相鄰的字線之間存在過度耦合,則錘擊過程(Hammer process)會迫使存儲單元向接入的設備漏電。尤其是在數(shù)據(jù)為“1”的存儲單元與數(shù)據(jù)為“0” 的存儲單元相鄰時,錘擊過程中,電子很容易由數(shù)據(jù)為“0”的存儲單元遷徙到數(shù)據(jù)為“1” 的存儲單元。這種相鄰存儲單元之間的漏電加速了存儲單元的失效。

圖1為現(xiàn)有技術中的一種半導體存儲器的器件結構,包括:有源區(qū)101;位于所述有源 區(qū)101的柵極組件102;分別位于所述柵極組件102兩側的源區(qū)和漏區(qū),在所述源區(qū)設有節(jié) 點接觸103以與存儲單元的電容器(圖中未示出)相連,在所述漏區(qū)設有位線接觸104以與 所述半導體存儲器的位線(圖中未示出)相連,所述柵極組件102與所述半導體存儲器的字 線相連;其中,相鄰兩組所述柵極組件102共用一個位線接觸104,每組柵極組件102通過節(jié)點接觸103控制一個存儲單元的電容器。

當相鄰兩組柵極組件102分別控制數(shù)據(jù)為“1”的存儲單元與數(shù)據(jù)為“0”的存儲單元時, 其中一組柵極組件102周圍會出現(xiàn)干擾電荷e-,在電壓差作用下,這些干擾電荷e-會漂移至 相鄰的另一組柵極組件102,從而導致相鄰存儲單元的失效。由圖1可見,這些干擾電荷e-分布在柵極組件102的下部,在位線接觸104下端的電荷e-很容易漂移至相鄰另一個單元的 節(jié)點接觸103。

因此,實有必要尋求新的方法或器件結構以改善現(xiàn)有存儲器結構的漏電問題。

發(fā)明內容

鑒于以上所述現(xiàn)有技術,本發(fā)明的目的在于提供一種半導體存儲器的器件結構及其制造 方法,用于解決現(xiàn)有存儲器結構的漏電問題。

為實現(xiàn)上述目的及其他相關目的,本發(fā)明提供一種半導體存儲器的器件結構的制造方 法,所述制造方法包括:

S1:提供一半導體襯底,并于所述半導體襯底中形成復數(shù)個有源區(qū)及隔離所述有源區(qū)的 淺溝槽隔離結構;

S2:對所述有源區(qū)進行兩次離子植入,以于所述有源區(qū)上部形成不同深度的第一離子摻 雜層和第二離子摻雜層,所述第一離子摻雜層具有第一導電類型,所述第二離子摻雜層具有 第二導電類型;

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