[發明專利]在共同襯底上具有不同功函數的非平面I/O和邏輯半導體器件有效

申請號：	201811024602.5	申請日：	2013-09-27
公開（公告）號：	CN108807274B	公開（公告）日：	2023-04-28
發明（設計）人：	R·W·奧拉-沃;W·M·哈菲茲;C-H·簡;P-C·劉	申請（專利權）人：	英特爾公司
主分類號：	H01L21/8234	分類號：	H01L21/8234;H01L21/8238;H01L21/84;H01L27/088;H01L27/12;H01L21/336
代理公司：	永新專利商標代理有限公司 72002	代理人：	鄔少俊;王英
地址：	美國加***	國省代碼：	暫無信息
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摘要：
搜索關鍵詞：	共同襯底具有不同函數平面邏輯半導體器件
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【說明書】：

說明了在共同襯底上具有不同功函數的非平面I/O和邏輯半導體器件及制造在共同襯底上具有不同功函數的非平面I/O和邏輯半導體器件的方法。例如，一種半導體結構包括布置在襯底上的第一半導體器件。第一半導體器件具有導電類型，并包括具有第一功函數的柵極電極。半導體結構還包括布置在襯底上的第二半導體器件。第二半導體器件具有所述導電類型，并包括具有不同的第二功函數的柵極電極。

本申請為分案申請，其原申請是2016年2月22日進入中國國家階段、國際申請日為2013年9月27日的國際專利申請PCT/US2013/062308，該原申請的中國國家申請號是201380079015.5，發明名稱為“在共同襯底上具有不同功函數的非平面I/O和邏輯半導體器件”。

技術領域

本發明的實施例屬于半導體器件和工藝領域，具體而言，屬于在共同襯底上具有不同功函數的非平面I/O和邏輯半導體器件及在共同襯底上制造具有不同功函數的非平面I/O和邏輯半導體器件的方法。

背景技術

過去幾十年中，集成電路中部件的規模縮小是日益增長的半導體工業背后的驅動力。到越來越小的部件的規模縮小實現了功能單元在半導體芯片的有限基板面上增大的密度。例如，收縮晶體管尺寸允許在芯片上包含增大數量的存儲或邏輯器件，導致制造出具有增大容量的產品。但對于更大容量的驅策并非沒有問題。優化每一個器件的性能的必要性變得日益顯著。

在集成電路器件的制造中，隨著器件尺寸不斷縮小，諸如鰭式場效應晶體管(fin-FET)的多柵晶體管已經變得更為普遍。在傳統工藝中，通常在大塊硅襯底或絕緣體上硅結構襯底上制造fin-FET。在一些實例中，由于其較低的成本和與現有高產量大塊硅襯底基礎結構的兼容性，大塊硅襯底是優選的。

但多柵晶體管的規模縮小并非沒有后果。隨著微電子電路的這些基本結構單元的尺寸減小，并且隨著在給定區域中制造的基本結構單元的絕對數量增大，對用于制造這些結構單元的半導體工藝的約束變得令人難以應對。

附圖說明

圖1A示出了具有布置在共同襯底上的I/O晶體管和邏輯晶體管的半導體結構的非完整部分的橫截面圖。

圖1B示出了根據本發明實施例的具有布置在共同襯底上的I/O晶體管和邏輯晶體管的半導體結構的非完整部分的橫截面圖。

圖2A-2F示出了根據本發明實施例的在共同襯底上制造I/O晶體管和邏輯晶體管的方法中的多個操作的橫截面圖，其中：

圖2A示出了具有在邏輯晶體管的柵極電極區中、但不在I/O晶體管的柵極電極區中形成的硬掩模的不完整半導體結構；

圖2B示出了去除了功函數金屬層在I/O晶體管的柵極電極區的部分的圖2A的結構；

圖2C示出了具有形成于其上的第二功函數金屬層和第二硬掩模層的圖2B的結構；

圖2D示出了在凹陷第二硬掩模層后的圖2C的結構；

圖2E示出了在去除第二功函數層的露出部分后的圖2D的結構；及

圖2F示出了在去除硬掩模的剩余部分和第二硬掩模層后的圖2E的結構。