[發明專利]三維疊層半導體元件

有效

• 申請號: 201811016907.1
• 申請日: 2018-08-31
• 公開（公告）號: CN110875331B
• 公開（公告）日: 2022-08-02
• 發明（設計）人: 賴二琨;龍翔瀾
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L27/11582
• 分類號: H01L27/11582;H01L23/528;H01L23/48
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

本發明公開了一種三維疊層半導體元件，包括一基板和多個疊層結構形成于基板上方。各疊層結構包括：多個第一導電層和多個絕緣層交替疊置于該基板上方，以及一第二導電層。其中第一導電層為第一導電型多晶硅層且在第一方向上具有第一寬度。第二導電層形成于這些絕緣層的上方，第二導電層為第二導電型多晶硅層且在第一方向上具有第二寬度，其中，第二寬度等于第一寬度。

技術領域

本發明是有關于一種三維疊層半導體元件，且特別是有關于一種可改善接觸導孔著陸的接墊結構的三維疊層半導體元件。

背景技術

非易失性存儲器元件在設計上有一個很大的特性是，當存儲器元件失去或移除電源后仍能保存數據狀態的完整性。目前業界已有許多不同型態的非易失性存儲器元件被提出。不過相關業者仍不斷研發新的設計或是結合現有技術，進行存儲單元平面的疊層以達到具有更高儲存容量的存儲器結構。例如已有一些三維疊層與非門(NAND)型快閃存儲半導體元件被提出。然而，傳統的三維疊層半導體元件仍有一些問題需要被解決。

例如，于傳統的三維疊層半導體元件中，多晶硅通道層延伸至疊層結構上方，以供接觸導孔(例如位線接觸導孔)著陸，然而多晶硅通道層厚度過薄以致于增加著陸的困難，并且有阻值上升的缺點。傳統工藝中一般尚需額外進行N+離子注入以降低阻值。

發明內容

本發明有關于一種三維疊層半導體元件，根據實施例，第二導電層的設置可改善接觸導孔著陸的接墊結構，以及降低接觸導孔的阻值。

根據一實施例，提出一種三維疊層半導體元件，包括一基板和多個疊層結構形成于基板上方。各疊層結構包括：多個第一導電層和多個絕緣層交替疊置于該基板上方，以及一第二導電層。其中第一導電層為第一導電型多晶硅層且在第一方向上具有第一寬度。第二導電層形成于這些絕緣層的上方，第二導電層為第二導電型多晶硅層且在第一方向上具有第二寬度，其中，第二寬度等于第一寬度。

為了對本發明的上述及其他方面有更佳的了解，下文特舉實施例，并配合所附圖詳細說明如下：

附圖說明

圖1A～1F繪示本發明一實施例的三維疊層半導體元件的制造方法。

圖2A～2B繪示本發明一實施例的三維疊層半導體元件，于完成如圖1F所示的通道結構后的后續工藝。

【符號說明】

10：基板

111：絕緣層

111-U：最上方絕緣層

112：第一導電層

112-L：最下方第一導電層

113：埋置氧化層

12：第二導電層

12a：第二導電層的上表面

13：孔洞

14：電荷捕捉材料

140：電荷捕捉層

140M：主部

140P：突出部

140a：電荷捕捉層的上表面

140b：電荷捕捉層的底表面

15：第一通道材料層

15’：圖案化第一材料層

150：第一通道層

150a：第一通道層的上表面

150b：第一通道層的底表面

16：第二通道層