[發(fā)明專(zhuān)利]三維疊層半導(dǎo)體元件

有效

• 申請(qǐng)?zhí)枺?/td>: 201811016907.1
• 申請(qǐng)日: 2018-08-31
• 公開(kāi)（公告）號(hào): CN110875331B
• 公開(kāi)（公告）日: 2022-08-02
• 發(fā)明（設(shè)計(jì)）人: 賴二琨;龍翔瀾
• 申請(qǐng)（專(zhuān)利權(quán)）人: 旺宏電子股份有限公司
• 主分類(lèi)號(hào): H01L27/11582
• 分類(lèi)號(hào): H01L27/11582;H01L23/528;H01L23/48
• 代理公司: 中科專(zhuān)利商標(biāo)代理有限責(zé)任公司 11021
• 代理人: 任巖

1.一種三維疊層半導(dǎo)體元件，包括：

一基板；

多個(gè)疊層結(jié)構(gòu)，形成于該基板上方，這些疊層結(jié)構(gòu)各包括：

多個(gè)第一導(dǎo)電層和多個(gè)絕緣層交替疊置于該基板上方，其中這些第一導(dǎo)電層為第一導(dǎo)電型多晶硅層且在第一方向上具有第一寬度，以及

一第二導(dǎo)電層，形成于這些絕緣層的上方，第二導(dǎo)電層為第二導(dǎo)電型多晶硅層且在該第一方向上具有第二寬度，其中，該第二寬度等于該第一寬度；

電荷捕捉層，形成于這些疊層結(jié)構(gòu)的側(cè)壁處；

一通道結(jié)構(gòu)，位于這些電荷捕捉層外側(cè)和襯里式地位于這些疊層結(jié)構(gòu)之間，該通道結(jié)構(gòu)并與這些疊層結(jié)構(gòu)的各該第二導(dǎo)電層電性連接，且覆蓋該第二導(dǎo)電層的頂表面；和

一介電層，填充該通道結(jié)構(gòu)以外和位于這些疊層結(jié)構(gòu)之間。

2.如權(quán)利要求1所述的三維疊層半導(dǎo)體元件，其中該第二導(dǎo)電層的厚度大于等于這些第一導(dǎo)電層其中之一的厚度。

3.如權(quán)利要求1所述的三維疊層半導(dǎo)體元件，其中該第二導(dǎo)電層的厚度為這些第一導(dǎo)電層其中之一的厚度的1至5倍范圍。

4.如權(quán)利要求1所述的三維疊層半導(dǎo)體元件，其中該第二導(dǎo)電層具有一厚度范圍為10nm至200nm。

5.如權(quán)利要求1所述的三維疊層半導(dǎo)體元件，其中這些第二導(dǎo)電層為N型多晶硅層。

6.如權(quán)利要求1所述的三維疊層半導(dǎo)體元件，其中該通道結(jié)構(gòu)包括：

一第一通道層，位于這些電荷捕捉層上并沿第二方向向下延伸；和

一第二通道層，位于該第一通道層上并接觸這些第二導(dǎo)電層。

7.如權(quán)利要求6所述的三維疊層半導(dǎo)體元件，其中該第二通道層包括：

第一部份，形成于這些第二導(dǎo)電層上并與這些第二導(dǎo)電層直接接觸；

第二部份，連接這些第一部份，且這些第二部份形成于該第一通道層上并沿該第二方向向下延伸，其中該第一通道層位于該第二通道層的這些第二部份與這些電荷捕捉層之間；和

第三部份，連接這些第二部份的底端并沿該第一方向延伸。

8.如權(quán)利要求7所述的三維疊層半導(dǎo)體元件，其中該第一通道層、該第二通道層的這些第二部份和這些第三部份于這些疊層結(jié)構(gòu)之間襯里式地形成U型通道。

9.如權(quán)利要求7所述的三維疊層半導(dǎo)體元件，更包括：

接觸導(dǎo)孔，著陸于該第二通道層的這些第一部份，其中該第二通道層的這些第一部份與這些第二導(dǎo)電層共同作為接觸接墊。