[發明專利]形成絕緣結構的方法

在審

• 申請號: 201810995795.2
• 申請日: 2018-08-29
• 公開（公告）號: CN110707037A
• 公開（公告）日: 2020-01-17
• 發明（設計）人: 陳柏均;朱玄通;陳意維;劉瑋鑫;童宇誠;張家隆
• 申請（專利權）人: 聯華電子股份有限公司;福建省晉華集成電路有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 11105 北京市柳沈律師事務所
• 代理人: 陳小雯

本發明公開一種形成絕緣結構的方法，包含有下述步驟。首先，提供一基底，具有一第一凹槽、一第二凹槽、以及一第三凹槽，其中第三凹槽的開口大于第二凹槽的開口，且第二凹槽的開口大于第一凹槽的開口。接著，以一原子層沉積制作工藝形成一第一氧化層，且第一氧化層順應覆蓋第一凹槽、第二凹槽以及第三凹槽。接續，以一原位蒸汽產生制作工藝，將一第二氧化層填滿第一凹槽。

技術領域

本發明涉及一種形成絕緣結構的方法，且特別是涉及一種以原位蒸汽產生制作工藝直接填滿凹槽而形成絕緣結構的方法。

背景技術

由于集成電路元件尺寸的日漸縮小化與集成度的提升，使得半導體基底中各個元件之間的距離縮小，排列更為緊密，因此在各元件之間必需要有適當的絕緣或隔離，以避免接面漏電流(junction current leakage)的發生，并在確保有良好隔離效果之下，縮小絕緣或隔離的區域。在各種元件隔離技術中，局部硅氧化方法(LOCOS)和淺溝槽隔離(shallowtrench isolation)結構是最常被采用的兩種技術，尤其后者具有較小的隔離區域和完成后仍保持半導體基底平坦性等優點。現有淺溝槽隔離結構設于兩金屬氧化物半導體晶體管之間的半導體基底中，且環繞半導體基底的主動(有源)區域，以避免載流子(carrier)，如電子或空穴，在兩相鄰元件間經由半導體基底飄移而造成接面漏電流的現象，可以有效隔離各元件且其制造成本低，特別適合于高集成度的半導體制作工藝。隨著半導體制作工藝的發展，對于隔離結構的要求也隨之提高，因而如何形成一品質良好的隔離結構，也成為半導體制作工藝中一重要議題。

發明內容

本發明提出一種形成絕緣結構的方法，其以原位蒸汽產生制作工藝形成氧化層填滿凹槽，而能改善填洞及應力不平均的問題。

本發明提供一種形成絕緣結構的方法，包含有下述步驟。首先，提供一基底，具有一第一凹槽、一第二凹槽、以及一第三凹槽，其中第三凹槽的開口大于第二凹槽的開口，且第二凹槽的開口大于第一凹槽的開口。接著，以一原子層沉積制作工藝形成一第一氧化層，且第一氧化層順應覆蓋第一凹槽、第二凹槽以及第三凹槽。接續，以一原位蒸汽產生制作工藝，將一第二氧化層填滿第一凹槽。

基于上述，本發明提出一種形成絕緣結構的方法，其先以一原子層沉積制作工藝形成一第一氧化層，順應覆蓋第一凹槽；再以一原位蒸汽產生制作工藝，將一第二氧化層填滿第一凹槽。如此一來，可改善對于具有高深寬比的第一凹槽的填洞能力，并且以原位蒸汽產生制作工藝將第二氧化層填滿第一凹槽可使各方向的應力更均勻而避免結構因應力而彎曲。

再者，本發明可以原位蒸汽產生制作工藝先將第二氧化層填滿具有高深寬比的第一凹槽，但僅部分填滿其他開口較大的第二凹槽及第三凹槽，后續再以其他制作工藝形成氮化層或/且氧化層填滿此些開口較大的凹槽。

附圖說明

圖1為本發明一實施例的形成絕緣結構的方法的剖面示意圖；

圖2為本發明一實施例的形成絕緣結構的方法的剖面示意圖；

圖3為本發明一實施例的形成絕緣結構的方法的剖面示意圖；

圖4為本發明一實施例的形成絕緣結構的方法的剖面示意圖；

圖5為本發明一實施例的形成絕緣結構的方法的剖面示意圖；

圖6為本發明一實施例的形成絕緣結構的方法的剖面示意圖；

圖7為本發明一實施例的形成絕緣結構的方法的剖面示意圖；

圖8為本發明一實施例的形成絕緣結構的方法的剖面示意圖；

圖9為本發明另一實施例的形成絕緣結構的方法的剖面示意圖；

圖10為本發明另一實施例的形成絕緣結構的方法的剖面示意圖；

圖11為本發明另一實施例的形成絕緣結構的方法的剖面示意圖；