[發明專利]一種降低ESD保護器件觸發電壓的方法

在審

• 申請號: 201810989048.8
• 申請日: 2018-08-28
• 公開（公告）號: CN109411467A
• 公開（公告）日: 2019-03-01
• 發明（設計）人: 孫磊;余天宇
• 申請（專利權）人: 北京中電華大電子設計有限責任公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明公開了一種降低ESD保護器件觸發電壓的方法，適用于集成電路中ESD防護器件的特性改進，其中所述ESD保護器件包括并聯排列的多個NMOS管，所述多個NMOS管的漏極通過金屬連線接到I/O端口或電源端口，多個NMOS管的柵極、源極和襯底共同接到地電位。其特征為：在所述的ESD保護器件中，NMOS管的漏極去掉了LDD注入(Light Dope Drain，低摻雜漏區)。在I/O端口或電源端口出現正ESD脈沖時，因為漏區去掉了LDD注入，漏區寄生二極管的擊穿電壓降低，降低了ESD保護器件的觸發電壓，使得并聯排列的多個MOS管同時導通放電，并且低于被保護器件的失效電壓，能夠更好的保護內部電路，集成電路的ESD保護能力得到提高。

技術領域

本發明涉及一種ESD保護器件的設計方法，尤其涉及一種降低ESD保護器件觸發電壓的方法，適用于集成電路設計。

背景技術

隨著半導體工藝制成的日益先進，在工藝加工，運輸，測試，應用過程中出現的ESD問題越來越受到重視，在ESD保護器件設計中，一般使用電阻，二極管，三極管，MOS管和可控硅管等，在這些ESD保護器件中MOS管的使用最為廣泛。

基于MOS管的ESD保護器件大多都是多指MOS設計，由相同的多個MOS管單元并聯排列構成，電路原理圖如圖1所示，版圖示意圖如圖2所示，這里以四個NMOS管并聯為例說明，但是不限于四個NMOS管并聯排列，可以是6個、8個、10個……，但不能是奇數個 NMOS管并聯排列。如圖1所示，NMOS管的柵極，源極和襯底接地，漏極接I/O端口或電源端口。如圖2所示，外圍環形的是襯底接觸(1)，黑色方塊是接觸孔(2)，一共四個NMOS 并聯，它們的柵極分別是3a，3b，3c，3d。3a對應的NMOS管的漏極和3b對應的NMOS 管的漏極共用(4a)，3c對應NMOS的漏極和3d對應NMOS管的漏極共用(4b)，3b對應的NMOS管的源極和3c對應的NMOS管的源極共用(5b)，這四個NMOS的漏極通過金屬 (6)連接到I/O端口或電源端口，這四個NMOS的柵極，源極通過金屬連接到地。

如圖3所示是它的截面圖，5a和4a分別形成寄生晶體管T1的發射極和集電極，T1的基極通過R1(襯底寄生電阻)接到襯底接觸，5b和4a分別形成寄生晶體管T2的發射極和集電極，T2的基極通過R2(襯底寄生電阻)接到襯底接觸，5b和4b分別形成寄生晶體管T3 的發射極和集電極，T3的基極通過R3(襯底寄生電阻)接到襯底接觸，5c和4b分別形成寄生晶體管T4的發射極和集電極，T4的基極通過R4(襯底寄生電阻)接到襯底接觸，這四個 NMOS管的柵極、漏極、源極和襯底接觸都被silicide(7)覆蓋，有的ESD保護電路中，為了提高ESD防護能力，會去掉漏極的silicide。

如圖4所示是圖3中最左側一根NMOS的放大截面圖，詳細標注了LDD注入的位置。在集成電路的制造加工中，LDD注入的目的是為了抑制熱載流子效應，LDD注入提高了器件抑制熱載流子方面的可靠性，但是由于提高了器件的擊穿電壓，并且不同的LDD注入角度也表現出不同的特性，不利于ESD保護電路的設計，增加了ESD保護電路設計的難度。

在I/O端口或電源端口出現正ESD脈沖時，漏極和襯底寄生二極管雪崩擊穿，產生電子空穴，空穴流向襯底，形成襯底電流，T1～T4的發射極和集電極都一樣，流向襯底的電流都一樣，所以T1～T4的開啟主要是受襯底電阻的影響，T2和T3更靠近中間，遠離襯底接觸，襯底電阻更大，這導致T2和T3先開啟，T1和T4后開啟，隨著ESD電流的增加可能出現 T2和T3已經燒壞，T1和T4沒有開啟的現象，這種開啟不均勻的現象造成ESD保護器件能力下降。

即使很大的MOS管，如果不解決導通均勻性的問題，它的ESD防護能力，也不會有所提高。解決指狀MOS均勻導通的方法有很多，比如采用GCNMOS(Gate Coupled NMOS) 結構提高柵極電壓，或提高ESD保護器件的襯底電流，降低觸發電壓等。

發明內容

本發明的首要目的，在于提供一種降低ESD保護器件觸發電壓的方法，以增加其ESD 保護能力。