[發(fā)明專利]一種降低ESD保護器件觸發(fā)電壓的方法

在審

• 申請?zhí)枺?/td>: 201810989048.8
• 申請日: 2018-08-28
• 公開（公告）號: CN109411467A
• 公開（公告）日: 2019-03-01
• 發(fā)明（設(shè)計）人: 孫磊;余天宇
• 申請（專利權(quán)）人: 北京中電華大電子設(shè)計有限責(zé)任公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種降低ESD保護器件觸發(fā)電壓的方法，適用于集成電路中靜電放電(ESD)防護器件的設(shè)計，其特征在于：該ESD保護器件為位于P阱中的并聯(lián)排列的多個NMOS管，所述多個NMOS的漏極接到I/O端口或電源端口，柵極、源極和襯底共同接到地電位，在所述的ESD保護器件中，NMOS管的漏極被LDD阻擋層蓋住，沒有LDD注入；

在I/O端口或電源端口出現(xiàn)正ESD脈沖時，漏極寄生二極管被擊穿，因為沒有LDD注入，擊穿電壓降低，降低了寄生NPN的觸發(fā)電壓，使得并聯(lián)排列的多個NMOS管可以同時導(dǎo)通放電，提高了ESD保護電路的性能；

在I/O端口或電源端口出現(xiàn)負ESD脈沖時，NMOS漏極和P阱寄生二極管開啟，起到保護作用。