[發明專利]具有垂直結構電容元件的集成電路及其制造方法

有效

• 申請號: 201810981962.8
• 申請日: 2018-08-27
• 公開（公告）號: CN109427796B
• 公開（公告）日: 2023-05-12
• 發明（設計）人: A·馬扎基;A·雷尼耶;S·尼埃爾;Q·休伯特;T·卡鮑特
• 申請（專利權）人: 意法半導體（克洛爾2）公司;意法半導體(魯塞)公司
• 主分類號: H10B41/30
• 分類號: H10B41/30;H01L23/64
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華

本公開的實施例涉及具有垂直結構電容元件的集成電路及其制造方法。電容元件包括從第一側垂直延伸到阱中的溝槽。溝槽填充有包覆有絕緣包層的導電中心部分。電容元件還包括：第一導電層，覆蓋位于第一側上的第一絕緣層；以及第二導電層，覆蓋位于第一導電層上的第二絕緣層。導電中心部分和第一導電層電連接以形成電容元件的第一電極。第二導電層和阱電連接以形成電容元件的第二電極。絕緣包層、第一絕緣層和第二絕緣層形成電容元件的介電區域。

優先權聲明

本申請要求2017年8月28日提交的法國專利申請No.1757907的優先權，其內容在法律允許的最大范圍內通過引用整體并入本文。

技術領域

本發明的實施例和實施方式涉及集成電路，尤其涉及以累積模式或反轉模式運行的電容元件。

背景技術

電容元件，例如電荷存儲電容器，通常是集成電路架構中的龐大部件。

此外，制造集成電路部件的工藝步驟通常數量眾多且昂貴，并且限制實施專用于制造單個元件或單個類型元件的步驟。

因此，期望增加集成電路電容元件架構的每單位面積的電容，并且期望與集成電路的其他部件的生產一起實施其制造步驟。

發明內容

在本文中，根據一個方面，提供了一種集成電路，包括：半導體襯底，其包含摻雜有第一導電類型的至少一個半導體阱；電容元件，其包括至少一個溝槽，其包括包覆有絕緣包層的導電中心部分，并從第一側垂直延伸到所述阱中，第一導電層覆蓋位于第一側上的第一絕緣層，第二導電層覆蓋位于第一導電層上的第二絕緣層，導電中心部分與第一導電層電耦合或連接，從而形成電容元件的第一電極，第二導電層和阱電耦合或連接，從而形成電容元件的第二電極，絕緣包層、第一絕緣層和第二絕緣層形成電容元件的介電區域。

因此，所述至少一個溝槽允許第一電極的面積在阱的深度中被最大化，因此電容元件的每單位面積的電容將增加。

根據一個實施例，輔助半導體層被配置為在阱中形成少數載流子源。

輔助半導體層有利地摻雜有與第一導電類型相反的第二導電類型，并且旨在接收偏置電壓。

由于輔助層摻雜有與阱的導電類型相反的導電類型，輔助層形成少數載流子源，其允許電容元件在累積模式和反轉模式下使用(即，兩者在其電極之間具有正電壓和負電壓)。

例如，輔助半導體層包括位于阱下方和所述至少一個溝槽下方的掩埋層，以及從第一側延伸到掩埋層的接觸段。

輔助半導體層可以包括輔助接觸區域，該輔助接觸區域與第一側齊平并且電耦合或連接到第二電極。

所述至少一個溝槽還可以包括第二導電類型的注入區域，其位于包覆有所述包層的所述中心部分的底部與掩埋層之間。

例如，輔助半導體層與阱中的第一側齊平。

輔助半導體層可以包括從第一側延伸并且電耦合或連接到第二電極的輔助接觸區域。

根據一個實施例，所述集成電路包括存儲器裝置，所述存儲器裝置包括具有非易失性存儲器單元的存儲器平面，所述非易失性存儲器單元配備有存取晶體管以及浮柵晶體管，每個存取晶體管具有垂直柵極，所述至少一個溝槽的深度基本上等于所述垂直柵極的深度。

根據一個實施例，其中每個垂直柵極包括包覆有柵極氧化物的柵極材料，所述導電中心部分的材料與所述柵極材料具有相同的性質，并且所述絕緣包層的材料與所述柵氧化物具有相同的性質。

根據一個實施例，其中所述浮柵晶體管包括雙柵結構，所述雙柵結構包括隧道氧化物、導電浮柵、控制柵極電介質和導電控制柵極，第一絕緣層、第一導電層、第二絕緣層和第二導電層形成一種結構，其材料和布置與所述雙柵結構的材料和布置具有相同的性質。