[發明專利]一種半導體器件的形成方法

在審

• 申請號: 201810974948.5
• 申請日: 2018-08-24
• 公開（公告）號: CN110858536A
• 公開（公告）日: 2020-03-03
• 發明（設計）人: 武沂泊;薛興濤;楊恭美;何智清
• 申請（專利權）人: 中芯國際集成電路制造（天津）有限公司;中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/02
• 分類號: H01L21/02;H01L21/60
• 代理公司: 北京睿派知識產權代理事務所(普通合伙) 11597
• 代理人: 劉鋒;方巖

本公開提供了一種半導體器件的形成方法。本公開實施例對在中通孔的工藝制程中半導體襯底的背面露出硅通孔中導電層的方法進行改進，減小現有工藝過程中研磨減薄工藝去除半導體襯底的尺寸，增加選擇性刻蝕工藝去除半導體襯底的尺寸。由此，不需要同時研磨半導體襯底和導電層，避免導電層中的導電材料離子向半導體襯底中擴散，提高產品的良率。

技術領域

本發明涉及半導體技術領域，尤其涉及一種半導體器件的形成方法。

背景技術

3D集成電路(Integrated Circuit，IC)被定義為一種系統級集成結構，將多個芯片在垂直平面方向堆疊，從而節省空間。目前，在3D集成電路技術中大都采用硅通孔(Through Silicon Via，TSV)以使得多個芯片的電路可以在垂直方向相互電連接。根據硅通孔制作工藝所處的階段不同，可以分為：前通孔(Via-First)，中通孔(Via-Middle)和后通孔(Via-Last)三種工藝流程，其中，Via-Middle是在制造互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor，CMOS)之后但在后段制程(The Back Endof Line，BEOL)之前在晶圓上刻蝕制作出硅通孔。通常情況下，Via-Middle工藝能夠和其他工藝實現較好融合，是目前業界最為常用的一種方法。

中通孔工藝中露出晶圓背面的硅通孔的工藝過程普遍采用研磨減薄(Grinding)和化學機械拋光(Chemical Mechanical Polishing，CMP)等工藝減薄硅襯底以露出硅通孔中的銅柱，然后回刻蝕硅襯底以使得硅通孔中的銅柱高于硅襯底表面。以深度為110μm的硅通孔的工藝過程為例，首先，研磨減薄至半導體襯底厚度為105μm，再化學機械拋光至半導體襯底厚度為103μm，然后回刻蝕硅襯底，普遍采用選擇性刻蝕的工藝過程，去除部分半導體襯底，使得半導體襯底的厚度為98μm，最后沉積隔離層并使表面平坦化，以露出導電層。

然而，由于在研磨減薄半導體襯底的工藝過程中通孔結構中的銅柱露出，在化學機械拋光的過程中，銅離子向外擴散到襯底中。這使得后續回刻蝕硅襯底的工藝過程中，銅柱周圍的硅襯底由于被銅離子覆蓋而無法被刻蝕完全，形成如圖1所示的硅殘留，且殘留的硅襯底表面存在大量銅離子。由此導致半導體器件漏電，產品的良率降低。

發明內容

有鑒于此，本公開提供了一種半導體器件的形成方法，以提高半導體器件的良率。

本公開提供的半導體器件的形成方法包括：

提供第一半導體襯底，在所述第一半導體襯底的正面形成有通孔結構，所述通孔結構包括形成在通孔底部和側壁的介質層和填充在所述介質層上的導電層；

將所述第一半導體襯底的正面連接到第二半導體襯底；

采用第一平坦化工藝減薄所述第一半導體襯底的背面；

在所述第一半導體襯底的背面進行選擇性刻蝕，去除所述第一半導體襯底的部分襯底材料以露出所述通孔結構的底部，其中，所述第一半導體襯底的材料相對于介質層材料具有更高的刻蝕選擇比；

在刻蝕后的所述第一半導體襯底的背面上沉積隔離層；

采用第二平坦化工藝減薄所述隔離層并去除所述通孔結構底部的介質層，以露出所述通孔結構中的導電層。

進一步地，所述介質層包括依次疊置的氧化層和阻擋層。

進一步地，在所述選擇性刻蝕工藝中，去除襯底材料的同時保持所述阻擋層不被露出。

進一步地，所述選擇性刻蝕工藝的工藝條件被設置為使得所述第一半導體襯底的材料相對于所述阻擋層材料具有更高的刻蝕選擇比。

進一步地，所述阻擋層的材料為氮化鉭(TaN)和/或碳氮化鉭(TaCN)。