[發明專利]制造半導體裝置的方法

在審

• 申請號: 201810972832.8
• 申請日: 2018-08-24
• 公開（公告）號: CN109841532A
• 公開（公告）日: 2019-06-04
• 發明（設計）人: 楊國男;羅婉瑜;王中興;H·比斯瓦思
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/60
• 分類號: H01L21/60;G06F9/30
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 蔣林清

一種制造半導體裝置的方法，其包含：提供具有多個電路單元的第一電路；分析連接所述多個電路單元中的第一電路單元與第二電路單元的第一引腳單元上的負載電容以確定所述第一引腳單元的所述負載電容是否大于第一預定電容；當所述負載電容大于所述第一預定電容時，由第二引腳單元替換所述第一引腳單元以產生第二電路，其中所述第二引腳單元不同于所述第一引腳單元；和根據所述第二電路而產生所述半導體裝置。

技術領域

本揭露實施例是有關制造半導體裝置的方法和系統。

背景技術

電遷移(EM)是當電流流動穿過集成電路(IC)中的金屬結構時金屬原子的運輸。舉例來說，EM可致使金屬原子從金屬跡線的部分去除，由此在所述集成電路中制造空隙和可能斷路故障。傳統EM分析已集中于將單元連接在一起的較高金屬層。然而，隨著導線尺寸縮小和電流增加，單元內的較低金屬層中的電流密度現在也在其中EM效應不可見的范圍中。為避免EM效應，某些人可通過為單元EM簽核安放太多BEOL資源而對單元進行超規格設計，且此導致不良布線且影響功率性能區域(PPA)結果。

發明內容

本揭露的實施例涉及一種制造半導體裝置的方法，所述方法包括：提供具有多個電路單元的第一電路；分析連接所述多個電路單元中的第一電路單元與第二電路單元的第一引腳單元上的負載電容以確定所述第一引腳單元的所述負載電容是否大于第一預定電容；當所述負載電容大于所述第一預定電容時，由第二引腳單元替換所述第一引腳單元以產生第二電路，其中所述第二引腳單元不同于所述第一引腳單元；和根據所述第二電路而產生所述半導體裝置。

本揭露的實施例涉及一種制造半導體裝置的方法，所述方法包括：提供具有多個電路單元的第一電路；分析連接所述多個電路單元中的第一電路單元與第二電路單元的第一引腳單元上的負載電容以確定所述第一引腳單元的所述負載電容是否小于預定電容；當所述負載電容小于所述預定電容時，由第二引腳單元替換所述第一引腳單元以產生第二電路，其中所述第二引腳單元不同于所述第一引腳單元；和根據所述第二電路而產生所述半導體裝置。

本揭露的實施例涉及一種系統，其包括：至少一個處理器，其經配置以執行程序指令，所述程序指令將所述至少一個處理器配置為執行包括以下各項的操作的計算工具：由設計工具提供具有多個電路單元的第一電路；由分析工具分析連接所述多個電路單元中的第一電路單元與第二電路單元的第一引腳單元上的負載電容以確定所述第一引腳單元的所述負載電容是否大于第一預定電容；和當所述負載電容大于所述第一預定電容時，由修改工具用第二引腳單元替換所述第一引腳單元以產生第二電路，其中所述第二引腳單元不同于所述第一引腳單元；和由制作工具根據所述第二電路而產生所述半導體裝置。

附圖說明

當藉助附圖閱讀時，從以下詳細說明最佳地理解本揭露的方面。應注意，根據工業中的標準實踐，各種特征未按比例繪制。實際上，可為了論述清晰而任意地增加或減小各種特征的尺寸。

圖1是根據某些實施例的用于制造半導體裝置的制作流程的流程圖。

圖2是根據某些實施例的用于制造半導體裝置的另一制作流程的流程圖。

圖3是根據某些實施例的用于制造半導體裝置的另一制作流程的流程圖。

圖4是圖解說明根據某些實施例的庫的圖。

圖5是圖解說明根據某些實施例的另一庫的圖。

圖6是圖解說明根據某些實施例的單元替換程序的流程圖。

圖7是圖解說明根據某些實施例的半導體電路中的電路部分的圖。

圖8是圖解說明根據某些實施例的半導體電路中的另一電路部分的圖。

圖9是根據某些實施例的用于實施EM檢查程序和單元替換程序的硬件系統的圖。