[發明專利]具有降低的基線刷新速率與對弱單元的附加刷新的存儲器芯片

在審

• 申請號: 201810972059.5
• 申請日: 2018-08-24
• 公開（公告）號: CN109559770A
• 公開（公告）日: 2019-04-02
• 發明（設計）人: 姜郁成;J.B.哈爾伯特
• 申請（專利權）人: 英特爾公司
• 主分類號: G11C11/406
• 分類號: G11C11/406
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 陳曉;閆小龍

本發明公開了具有降低的基線刷新速率與對弱單元的附加刷新的存儲器芯片。描述了一種由存儲器芯片執行的方法。該方法包含特別地請求對存儲器芯片的弱存儲單元的附加刷新，所述弱存儲單元比存儲器芯片的其他存儲單元更快地耗盡其電荷。附加刷新被添加到應用于弱存儲單元和其他存儲單元的分布式基線刷新命令序列。分布式基線刷新命令序列具有根據其他存儲單元的電荷耗盡特性確定的刷新速率。

技術領域

本發明的領域總體上與計算科學有關，并且更具體地，與具有降低的基線刷新速率與對弱單元的附加刷新的存儲器芯片有關。

背景技術

許多計算機系統中的相關問題是系統存儲器（也稱為“主存儲器”）。這里，如本領域所理解的，計算系統通過執行存儲在系統存儲器中的程序代碼以及從/向系統存儲器讀取/寫入該程序代碼對其進行操作的數據來操作。照此，在計算系統的操作過程期間，系統存儲器由于許多程序代碼和數據讀取以及許多數據寫入而被大量利用。因此，尋找用以提高系統存儲器訪問性能的方式是計算系統工程師的動機。

附圖說明

根據以下詳細描述，結合附圖，能夠獲得對本發明的更好的理解，在附圖中：

圖1示出了存儲器陣列（現有技術）；

圖2示出了具有弱單元表的存儲器芯片；

圖3示出了傳統刷新方案和改進刷新方案的比較；

圖4示出了能夠執行改進的刷新方案的存儲器系統；

圖5示出了執行改進的刷新方案的方法；

圖6示出了計算系統。

具體實施方式

當今的存儲器實現方式典型地包含通過存儲器通道（也稱為存儲器總線）耦合到存儲器控制器的動態隨機存取存儲器（DRAM）芯片。存儲器控制器負責向DRAM存儲器芯片發送合適的命令以用于向/從DRAM存儲器芯片寫入/讀取數據，但是還發送使DRAM存儲器芯片保持在適當工作狀況中的各種其他類型的命令。

這些命令之一是刷新命令。如本領域所知，DRAM存儲器的存儲單元是小電容。由單元存儲的信息是由電容存儲的電荷量的函數（例如，第一電荷量對應于“1”，并且第二電荷量對應于“0”）。不幸的是，DRAM存儲器的存儲單元隨著時間的推移而耗盡其電荷，這繼而要求它們周期性地“刷新”有附加的電荷以保留它們存儲的數據。

圖1示出了DRAM存儲器的存儲單元陣列101，其能夠被視為N行和M列。許多存儲單元（例如，8個、16個、32個）典型地與行和列的每個交點相關聯。根據“分布式”刷新方案，為DRAM存儲器的存儲單元建立一個Refresh_Cycle_Interval，其定義陣列中的每個單元多長時間將被刷新一次。在運行時間期間，存儲器控制器連續地向DRAM存儲器的存儲單元陣列的行發送刷新命令，然后重復該過程，使得每個Refresh_Cycle_Interval，每行接收一個刷新命令。連續刷新命令（例如，發送到第一和第二相鄰行）之間的時間量被稱為Refresh_Time。也就是說，

Refresh_Cycle_Interval = (Refresh_Time)/(#_ of_Rows) 等式1

問題在于，由于DRAM存儲單元的尺寸隨著每個新的制造世代而縮小，它們趨向于更快地耗盡其電荷。單元更快地耗盡其電荷的趨勢增加了必須從存儲器控制器發送刷新命令所用的頻率，這繼而降低了存儲器通道和/或存儲器芯片的性能，因為以讀取/寫入信號為代價，更多的時間被投入到刷新信號。附加地，存儲器系統的功耗增加，因為較高的刷新速率類似于恒定的、較高頻率的后臺寫入過程。