[發明專利]一種分列式電容陣列結構SAR ADC

在審

• 申請號: 201810968399.0
• 申請日: 2018-08-23
• 公開（公告）號: CN108923786A
• 公開（公告）日: 2018-11-30
• 發明（設計）人: 徐代果;王健安;陳光炳;付東兵;王育新;徐世六;張正平;袁浚;胡蓉彬
• 申請（專利權）人: 中國電子科技集團公司第二十四研究所
• 主分類號: H03M1/38
• 分類號: H03M1/38;H03M1/00
• 代理公司: 重慶輝騰律師事務所 50215
• 代理人: 王海軍

本發明屬于模擬或數模混合集成電路技術領域，涉及一種分列式電容陣列結構SAR ADC，所述SAR ADC包括高位電容陣列、低位電容陣列以及比較器；所述高位電容陣列和低位電容陣列之間通過一個單位電容相連，高位電容陣列各個電容的上極板均連接采樣開關對輸入信號Vin進行采樣，同時其上極板也連接比較器的輸入端，高位電容陣列各個電容的下級板分別通過高位開關陣列連接基準電壓VREFP或者VREFN；低位電容陣列各個電容的上極板通過接地開關S_P與地相連，低位電容陣列各個電容的下級板分別通過低位開關陣列連接基準電壓VREFP或者VREFN。本發明提高了整個電容陣列的匹配精度，提升了SAR ADC的精度。

技術領域

本發明屬于模擬或數模混合集成電路技術領域，涉及一種split(分列式)電容陣列結構SAR ADC。

背景技術

近年來，隨著模數轉換器性能指標的進一步提高，特別是隨著集成電路工藝技術的不斷發展，對高速異步逐次逼近型模數轉換器(SAR ADC)的研究也越來越深入。隨著集成電路制造工藝的不斷演進，高增益運算放大器的設計變得越來越困難，由于不需要運算放大器，SAR ADC具有天然的低功耗優勢，特別是在納米級工藝節點下，SAR結構ADC的速度又得到了巨大的提升。因此，高速SAR結構ADC成為目前模數轉換器的研究熱點。

傳統二進制N位SAR ADC原理圖如圖1所示，由N-1個權重電容陣列(C，2C，…，2^N-2C，2^N-1C)組成，權重電容陣列的上極板通過采樣開關S₀對輸入信號Vin進行采樣，同時接比較器的輸入端，權重電容陣列的下極板通過基準開關陣列(S_(N-1)，S_(N-2)，…，S₂，S₁，)接基準電壓VREFP或者VREFN。當SAR ADC處于采樣狀態時，采樣開關S₀導通，權重電容陣列上極板對輸入信號Vin采樣，采樣完成后，SAR ADC進入逐次逼近狀態，基準開關陣列(S_(N-1)，S_(N-2)，…，S₂，S₁)依次接VREFP或者VREFN。這種結構的優點是電容陣列大小可精確按照2的冪進行設計，通過對單位電容C的并聯，可以精確實現每個權重電容，從而使得每個權重電容之間的匹配較好，同時，該結構只需要一組基準電壓VREFP和VREFN，從而使得電路結構容易實現，又能保持較好的精度。但該結構的缺點也是明顯的，隨著SAR ADC量化精度的增加，電容陣列容值迅速增大，量化精度每增加一位，電容陣列的容值就會增加一倍，一個N位SARADC的電容陣列總電容值為2^NC，這會造成采樣時間明顯增加，權重電容的增加也會使得對電容充放電的時間增加，上述缺點會明顯降低SAR ADC的速度，同時增加SAR ADC的功耗。另一方面，由于電容陣列面積的迅速增加，SAR ADC版圖面積迅速增加，這會明顯增加芯片的制造成本。