[發明專利]混合接合結構及其制造方法

有效

• 申請號: 201810959903.0
• 申請日: 2018-08-22
• 公開（公告）號: CN109830490B
• 公開（公告）日: 2021-03-30
• 發明（設計）人: 蔡伯宗
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/146
• 分類號: H01L27/146
• 代理公司: 北京派特恩知識產權代理有限公司 11270
• 代理人: 康艷青;姚開麗

本揭露提供包括第一集成電路組件與第二集成電路組件的混合接合結構。第一集成電路組件包括第一介電層、第一導體與隔離結構。第一導體與隔離結構嵌入于第一介電層中。隔離結構與第一導體電性絕緣，且隔離結構圍繞第一導體。第二集成電路組件包括第二介電層與第二導體。第二導體嵌入于第二介電層中。第一介電層接合至第二介電層，且第一導體接合至第二導體。

技術領域

本發明涉及一種混合接合結構及其制造方法。

背景技術

制造三維集成電路(three-dimensional integrated circuit，3D-IC)組件的方法包括通過晶片級混合接合(wafer level hybrid bonding)技術以進行晶片對晶片的接合(wafer-to-wafer bonding)。三維集成電路例如是背側照明式互補金氧半導體影像感測器(back-side illuminated complementary metal-oxide semiconductor imagesensor，BSI-CIS)。在制造BSI-CIS時，提供包括陣列排列的背照明式集成電路的感測器晶片以及包括陣列排列的邏輯電路芯片的邏輯電路晶片。通過晶片級混合接合技術將感測器晶片與邏輯電路晶片對接，以使邏輯電路晶片堆迭于感測器晶片上。隨后，封裝經混合接合的感測器晶片與邏輯電路晶片，且進行單體化以形成BSI-CIS器件。在感測器晶片與邏輯電路晶片的混合接合工藝期間，在兩晶片的接合介面處可能產生銅突出(copper extrusion)及/或銅遷移(copper migration)。如此一來，混合接合的晶片的可靠度因上述的銅突出及/或銅遷移而降低。

發明內容

根據本揭露的一些實施例，提供第一集成電路組件，其中所述第一集成電路組件包括其中具有多個第一半導體器件的第一半導體襯底、設置于所述第一半導體襯底上的第一內連線結構、覆蓋所述第一內連線結構的第一介電層以及至少一第一導體群組，所述至少一第一導體群組包括經由所述第一內連線結構而彼此電性連接的多個第一導體；提供第二集成電路組件，其中所述第二集成電路組件包括其中具有多個第二半導體器件的第二半導體襯底、設置于所述第二半導體襯底上的第二內連線結構、覆蓋所述第二內連線結構的第二介電層以及至少一第二導體群組，所述至少一第二導體群組包括經由所述第二內連線結構而彼此電性連接的多個第二導體；以及進行混合接合工藝以接合所述第一集成電路組件與所述第二集成電路組件，以使所述第一介電層接合至所述第二介電層，且所述多個第一導體接合至所述多個第二導體。

根據本揭露的一些實施例，提供混合接合結構的制造方法，包括下列步驟：提供第一集成電路組件，其中所述第一集成電路組件包括第一半導體襯底、第一內連線結構、第一介電層以及多個第一導體群組，所述第一半導體襯底包括位于其中的多個第一半導體器件，所述第一內連線結構設置于所述第一半導體襯底上并電性連接至所述第一半導體器件，所述第一介電層覆蓋所述第一內連線結構，所述多個第一導體群組嵌入于所述第一介電層中并經由所述第一內連線結構而電性連接至所述第一半導體器件，且所述多個第一導體群組中的至少一第一導體群組包括彼此電性連接的多個第一導體；提供第二集成電路組件，其中所述第二集成電路組件包括第二半導體襯底、第二內連線結構、第二介電層以及多個第二導體群組，所述第二半導體襯底包括位于其中的多個第二半導體器件，所述第二內連線結構設置于所述第二半導體襯底上并電性連接至所述第二半導體器件，所述第二介電層覆蓋所述第二內連線結構，所述多個第二導體群組嵌入于所述第二介電層中并經由所述第二內連線結構而電性連接至所述第二半導體器件，且所述多個第二導體群組中的至少一第二導體群組包括彼此電性連接的多個第二導體；進行混合接合工藝以接合所述第一集成電路組件與所述第二集成電路組件，以使所述第一介電層接合至所述第二介電層，且所述至少一第一導體群組電性連接至所述至少一第二導體群組，其中所述至少一第一導體群組、所述至少一第二導體群組、所述第一內連線結構以及所述第二內連線結構提供分流路徑。