[發明專利]鎖存器

在審

• 申請號: 201810947260.8
• 申請日: 2018-08-20
• 公開（公告）號: CN109104167A
• 公開（公告）日: 2018-12-28
• 發明（設計）人: 蔣建偉;肖軍
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H03K3/0233
• 分類號: H03K3/0233;H03K19/003
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 戴廣志

本發明公開了一種鎖存器，由一個儲存單元、5個傳輸門和一個四輸入時鐘控制的穆勒C單元組成，CLK為時鐘信號，CLKB為CLK經過一級反相器FX1得到的時鐘信號；所述存儲單元由8組兩輸入反相器互相鎖存而構成，每組反相器由一個PMOS晶體管和一個NMOS晶體管串聯組成，其中，PMOS晶體管的源極與電源電壓VDD相連接，NMOS晶體管的源極接地，PMOS晶體管的漏極與NMOS晶體管的漏極連接的節點，記為存儲節點，所述存儲單元共有8個存儲節點S1～S8，分別位于每組反相器中。本發明能夠抵抗兩位節點翻轉，攔截存儲單元傳輸的軟錯誤。

技術領域

本發明涉及半導體集成電路領域，特別是涉及一種鎖存器。

背景技術

集成電路技術節點的先進給芯片的可靠性帶來了很多挑戰，其中一個挑戰就是單粒子翻轉(SEU)帶來的軟錯誤。

軟錯誤可能會發生在不同的電子設備中，例如汽車電子、醫療設備等。

近些年，由于工藝節點不斷先進，器件之間的距離越來越近，器件尺寸也越來越小，這使得電荷收集和電荷分享導致的單粒子多位翻轉成為軟錯誤的一個重要來源。

發明內容

本發明要解決的技術問題是提供一種鎖存器，能夠抵抗兩位節點翻轉，攔截存儲單元傳輸的軟錯誤。

為解決上述技術問題，本發明的鎖存器，由一個儲存單元、5個傳輸門和一個四輸入時鐘控制的穆勒C單元組成，CLK為時鐘信號，CLKB為CLK經過一級反相器FX1得到的時鐘信號；

所述存儲單元由8組兩輸入反相器互相鎖存而構成，每組反相器由一個PMOS晶體管和一個NMOS晶體管串聯組成，其中，PMOS晶體管的源極與電源電壓VDD相連接，NMOS晶體管的源極接地，PMOS晶體管的漏極與NMOS晶體管的漏極連接的節點，記為存儲節點，所述存儲單元共有8個存儲節點S1～S8，分別位于每組反相器中；第一組兩輸入反相器由第一PMOS晶體管和第一NMOS晶體管組成，存儲節點為S1；第二組兩輸入反相器由第二PMOS晶體管和第二NMOS晶體管組成，存儲節點為S2；第三組兩輸入反相器由第三PMOS晶體管和第三NMOS晶體管組成，存儲節點為S3；第四組兩輸入反相器由第四PMOS晶體管和第四NMOS晶體管組成，存儲節點為S4；第五組兩輸入反相器由第五PMOS晶體管和第五NMOS晶體管組成，存儲節點為S5；第六組兩輸入反相器由第六PMOS晶體管和第六NMOS晶體管組成，存儲節點為S6；第七組兩輸入反相器由第七PMOS晶體管和第七NMOS晶體管組成，存儲節點為S7；第八組兩輸入反相器由第八PMOS晶體管和第八NMOS晶體管組成，存儲節點為S8；

第一傳輸門～第五傳輸門的輸入端相連接，作為鎖存器的數據輸入端D，其控制端輸入CLK，反相控制端輸入CLKB，傳第五輸門的輸出端與鎖存器的輸出端Q相連接；

所述四輸入時鐘控制的穆勒C單元由5個PMOS晶體管第九～第十三和5個NMOS晶體管第九～第十三依次串聯而成；第九PMOS晶體管的源極與電源電壓端相連接，第十三PMOS晶體管的漏極與第九NMOS晶體管的漏極相連接，其連接的節點作為鎖存器的輸出端Q，第十三NMOS晶體管的源極接地；第十三PMOS晶體管的柵極輸入時鐘信號CLK，第九NMOS晶體管的柵極輸入時鐘信號CLKB；