[發(fā)明專利]一種列車(chē)數(shù)據(jù)傳輸方法、系統(tǒng)、介質(zhì)及設(shè)備

有效

• 申請(qǐng)?zhí)枺?/td>: 201810940586.8
• 申請(qǐng)日: 2018-08-17
• 公開(kāi)（公告）號(hào): CN110834655B
• 公開(kāi)（公告）日: 2021-11-05
• 發(fā)明（設(shè)計(jì)）人: 陸琦;唐軍;周學(xué)勛;蔣國(guó)濤;任懋華;粟蕩;全清華;李思源
• 申請(qǐng)（專利權(quán)）人: 中車(chē)株洲電力機(jī)車(chē)研究所有限公司
• 主分類號(hào): B61L27/00
• 分類號(hào): B61L27/00
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 羅滿

1.一種列車(chē)數(shù)據(jù)傳輸方法，其特征在于，應(yīng)用于以太網(wǎng)控制器，其中，所述以太網(wǎng)控制器中設(shè)置有目標(biāo)處理器和中央處理器，所述目標(biāo)處理器能夠?qū)σ蕴W(wǎng)協(xié)議進(jìn)行處理；該方法包括：

接收列車(chē)控制系統(tǒng)發(fā)送的待傳輸數(shù)據(jù)；

判斷所述待傳輸數(shù)據(jù)是否為實(shí)時(shí)數(shù)據(jù)；

若是，則根據(jù)調(diào)整調(diào)度表確定所述待傳輸數(shù)據(jù)的傳輸時(shí)刻，并利用所述目標(biāo)處理器在所述傳輸時(shí)刻將所述待傳輸數(shù)據(jù)傳輸至目標(biāo)網(wǎng)絡(luò)連接設(shè)備；其中，所述調(diào)整調(diào)度表為當(dāng)所述以太網(wǎng)控制器的時(shí)鐘與所述列車(chē)控制系統(tǒng)的時(shí)鐘一致時(shí)，所獲取到的調(diào)度表；

若否，則利用所述中央處理器和/或所述目標(biāo)處理器將所述待傳輸數(shù)據(jù)傳輸至所述目標(biāo)網(wǎng)絡(luò)連接設(shè)備。

2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述目標(biāo)處理器為FPGA。

3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述接收列車(chē)控制系統(tǒng)發(fā)送的待傳輸數(shù)據(jù)的過(guò)程之前，還包括：

判斷所述以太網(wǎng)控制器自身的時(shí)鐘在所述列車(chē)控制系統(tǒng)中是否為主時(shí)鐘；

若是，則向所述列車(chē)控制系統(tǒng)的從時(shí)鐘發(fā)送時(shí)間同步報(bào)文；其中，當(dāng)所述從時(shí)鐘接收到所述時(shí)間同步報(bào)文時(shí)，對(duì)自身的時(shí)鐘進(jìn)行調(diào)整，以使與所述以太網(wǎng)控制器的時(shí)鐘一致。

4.根據(jù)權(quán)利要求3所述的方法，其特征在于，所述當(dāng)所述從時(shí)鐘接收到所述時(shí)間同步報(bào)文時(shí)，對(duì)自身的時(shí)鐘進(jìn)行調(diào)整，以使與所述以太網(wǎng)控制器的時(shí)鐘一致的過(guò)程，包括：

當(dāng)所述從時(shí)鐘接收到所述時(shí)間同步報(bào)文時(shí)，利用所述時(shí)間同步報(bào)文中的時(shí)間戳對(duì)自身的時(shí)鐘進(jìn)行調(diào)整，以使與所述以太網(wǎng)控制器的時(shí)鐘一致。

5.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述若是，則根據(jù)調(diào)整調(diào)度表確定所述待傳輸數(shù)據(jù)的傳輸時(shí)刻，并利用所述目標(biāo)處理器在所述傳輸時(shí)刻將所述待傳輸數(shù)據(jù)傳輸至目標(biāo)網(wǎng)絡(luò)連接設(shè)備的過(guò)程之后，還包括：

步驟H11：當(dāng)所述目標(biāo)網(wǎng)絡(luò)連接設(shè)備接收到所述待傳輸數(shù)據(jù)時(shí)，則讀取所述調(diào)整調(diào)度表；

步驟H12：判斷所述待傳輸數(shù)據(jù)是否為實(shí)時(shí)數(shù)據(jù)，若是，則執(zhí)行步驟H13，若否，則執(zhí)行步驟H17；

步驟H13：判斷所述待傳輸數(shù)據(jù)是否與所述調(diào)整調(diào)度表中的接收時(shí)間一致，若是，則執(zhí)行步驟H14，若否，則終止操作；

步驟H14：判斷所述待傳輸數(shù)據(jù)是否被正確接收，若是，則執(zhí)行步驟H15：

步驟H15：判斷所述待傳輸數(shù)據(jù)是否為冗余數(shù)據(jù)，若是，則執(zhí)行步驟H16，若否，則執(zhí)行步驟H18；

步驟H16：去除所述待傳輸數(shù)據(jù)中的重復(fù)數(shù)據(jù)，并將去除所述重復(fù)數(shù)據(jù)后的所述待傳輸數(shù)據(jù)發(fā)送至CPU；

步驟H17：判斷所述待傳輸數(shù)據(jù)是否被正確接收，若是，則執(zhí)行步驟H18，若否，則執(zhí)行步驟H19；

步驟H18：將所述待傳輸數(shù)據(jù)發(fā)送至所述CPU；

步驟H19：終止操作。

6.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述判斷所述待傳輸數(shù)據(jù)是否為實(shí)時(shí)數(shù)據(jù)的過(guò)程之后，還包括：

步驟H31：若否，則判斷當(dāng)前是否在傳輸非實(shí)時(shí)數(shù)據(jù)；

步驟H32：若是，則讀取所述調(diào)整調(diào)度表中的時(shí)隙間隔，并利用所述時(shí)隙間隔將所述非實(shí)時(shí)數(shù)據(jù)傳輸至所述目標(biāo)網(wǎng)絡(luò)連接設(shè)備。

7.根據(jù)權(quán)利要求1至6任一項(xiàng)所述的方法，其特征在于，所述若是，則根據(jù)調(diào)整調(diào)度表確定所述待傳輸數(shù)據(jù)的傳輸時(shí)刻，并利用所述目標(biāo)處理器在所述傳輸時(shí)刻將所述待傳輸數(shù)據(jù)傳輸至目標(biāo)網(wǎng)絡(luò)連接設(shè)備的過(guò)程，包括：

步驟H21：若是，則根據(jù)所述調(diào)整調(diào)度表確定所述待傳輸數(shù)據(jù)的傳輸時(shí)刻，并判斷當(dāng)前是否在傳輸非實(shí)時(shí)數(shù)據(jù)，若是，則執(zhí)行步驟H22，若否，則執(zhí)行步驟H23；

步驟H22：中斷所述非實(shí)時(shí)數(shù)據(jù)的傳輸，并執(zhí)行步驟H23；

步驟H23：利用所述目標(biāo)處理器在所述傳輸時(shí)刻將所述待傳輸數(shù)據(jù)傳輸至所述目標(biāo)網(wǎng)絡(luò)連接設(shè)備。