[發(fā)明專利]半導(dǎo)體存儲(chǔ)裝置在審
| 申請(qǐng)?zhí)枺?/td> | 201810940109.1 | 申請(qǐng)日： | 2018-08-17 |
| 公開（公告）號(hào)： | CN110277123A | 公開（公告）日： | 2019-09-24 |
| 發(fā)明（設(shè)計(jì)）人： | 木村啓太;伊賀正彥;鈴木雄一朗 | 申請(qǐng)（專利權(quán)）人： | 東芝存儲(chǔ)器株式會(huì)社 |
| 主分類號(hào)： | G11C16/08 | 分類號(hào)： | G11C16/08;G11C16/04 |
| 代理公司： | 北京律盟知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11287 | 代理人： | 楊林勳 |
| 地址： | 日本*** | 國省代碼： | 日本;JP |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 字線 半導(dǎo)體存儲(chǔ)裝置 選擇晶體管 溫度傳感器 控制電路 存儲(chǔ)單元晶體管 施加 選擇柵極線 存儲(chǔ)器串 行解碼器 鄰接 晶體管 刪除 | ||
實(shí)施方式提供一種能夠提高可靠性的半導(dǎo)體存儲(chǔ)裝置。根據(jù)實(shí)施方式，半導(dǎo)體存儲(chǔ)裝置包含：存儲(chǔ)器串(NS)，包含第1選擇晶體管(ST1)、與第1選擇晶體管鄰接的第1晶體管(MTDD0a)、存儲(chǔ)單元晶體管(MT)、以及第2選擇晶體管(ST2)；第1及第2選擇柵極線(SGD及SGS)；第1字線(DD0)；第2字線(WL)；行解碼器(11)；溫度傳感器；以及控制電路(14)?？刂齐娐吩趧h除動(dòng)作中，在溫度傳感器的測定溫度(Tmoni)為第1溫度(Ts)以上的情況下，選擇對(duì)第1字線(DD0)施加第1電壓(VERA_DDH)的第1模式，在測定溫度(Tmoni)小于第1溫度(Ts)的情況下，選擇對(duì)第1字線(DD0)施加第2電壓(VERA_DDL)的第2模式。
[相關(guān)申請(qǐng)]
本申請(qǐng)享有以日本專利申請(qǐng)2018-49857號(hào)(申請(qǐng)日：2018年3月16日)作為基礎(chǔ)申請(qǐng)案的優(yōu)先權(quán)。本申請(qǐng)通過參考該基礎(chǔ)申請(qǐng)而包含基礎(chǔ)申請(qǐng)的全部內(nèi)容。
技術(shù)領(lǐng)域
本發(fā)明的實(shí)施方式涉及一種半導(dǎo)體存儲(chǔ)裝置。
背景技術(shù)
作為半導(dǎo)體存儲(chǔ)裝置，已知NAND(Not AND，與非)型閃速存儲(chǔ)器。
發(fā)明內(nèi)容
實(shí)施方式提供一種能夠提高可靠性的半導(dǎo)體存儲(chǔ)裝置。
實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置包含：存儲(chǔ)器串，包含第1選擇晶體管、與第1選擇晶體管鄰接且與第1選擇晶體管串聯(lián)連接的第1晶體管、與第1晶體管串聯(lián)連接的存儲(chǔ)單元晶體管、以及與存儲(chǔ)單元晶體管串聯(lián)連接的第2選擇晶體管；第1及第2選擇柵極線，分別連接于第1及第2選擇晶體管的柵極；第1字線，連接于第1晶體管的柵極；第2字線，連接于存儲(chǔ)單元晶體管的柵極；行解碼器，對(duì)第1及第2選擇柵極線以及第1及第2字線施加電壓；溫度傳感器；以及控制電路，控制刪除動(dòng)作。控制電路在刪除動(dòng)作中，在溫度傳感器的測定溫度為第1溫度以上的情況下，選擇對(duì)第1字線施加第1電壓的第1模式，在溫度傳感器的測定溫度小于第1溫度的情況下，選擇對(duì)第1字線施加比第1電壓低的第2電壓的第2模式。
附圖說明
圖1是第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的框圖。
圖2是第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置具備的存儲(chǔ)單元陣列的電路圖。
圖3是第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置具備的存儲(chǔ)單元陣列的剖視圖。
圖4是第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的刪除動(dòng)作的流程圖。
圖5是表示第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的刪除脈沖施加動(dòng)作時(shí)的各配線的電壓的時(shí)序圖。
圖6是表示刪除動(dòng)作、寫入動(dòng)作、讀取動(dòng)作、及讀取動(dòng)作后的待機(jī)期間的存儲(chǔ)柱中的電荷與電洞的行為的一例的圖。
圖7是表示讀取動(dòng)作時(shí)的字線WL及NAND串NS的信道電位的一例的圖。
圖8是在不同溫度環(huán)境下在相同電壓條件下反復(fù)執(zhí)行寫入/刪除動(dòng)作時(shí)的虛擬存儲(chǔ)單元晶體管及選擇晶體管的閾值分布圖。
圖9是第2實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的刪除動(dòng)作的流程圖。
圖10是表示第2實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的DD0程序動(dòng)作時(shí)的各配線的電壓的時(shí)序圖。
圖11是表示第3實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的讀取動(dòng)作時(shí)的各配線的電壓的時(shí)序圖。
圖12是表示在讀取動(dòng)作中使字線及虛擬字線的電壓下降的時(shí)序與信道電位的下沖的關(guān)系的圖。
圖13是連續(xù)執(zhí)行第4實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的程序驗(yàn)證動(dòng)作與程序動(dòng)作時(shí)的時(shí)序圖。
具體實(shí)施方式
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