[發明專利]半導體存儲裝置

在審

• 申請號: 201810940109.1
• 申請日: 2018-08-17
• 公開（公告）號: CN110277123A
• 公開（公告）日: 2019-09-24
• 發明（設計）人: 木村啓太;伊賀正彥;鈴木雄一朗
• 申請（專利權）人: 東芝存儲器株式會社
• 主分類號: G11C16/08
• 分類號: G11C16/08;G11C16/04
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 楊林勳

1.一種半導體存儲裝置，具備：

存儲器串，包含第1選擇晶體管、與所述第1選擇晶體管鄰接且與所述第1選擇晶體管串聯連接的第1晶體管、與所述第1晶體管串聯連接的存儲單元晶體管、以及與所述存儲單元晶體管串聯連接的第2選擇晶體管；

第1及第2選擇柵極線，分別連接于所述第1及第2選擇晶體管的柵極；

第1字線，連接于所述第1晶體管的柵極；

第2字線，連接于所述存儲單元晶體管的柵極；

行解碼器，對所述第1及第2選擇柵極線以及所述第1及第2字線施加電壓；

溫度傳感器；以及

控制電路，控制刪除動作；且

所述控制電路在所述刪除動作中，在所述溫度傳感器的測定溫度為第1溫度以上的情況下，選擇對所述第1字線施加第1電壓的第1模式，在所述溫度傳感器的所述測定溫度小于所述第1溫度的情況下，選擇對所述第1字線施加比所述第1電壓低的第2電壓的第2模式。

2.根據權利要求1所述的半導體存儲裝置，其中在所述刪除動作中，對所述第2字線施加比所述第2電壓低的第3電壓，且對所述第1及第2選擇柵極線分別施加比所述第1電壓高的第4及第5電壓。

3.一種半導體存儲裝置，具備：

存儲器串，包含第1選擇晶體管、與所述第1選擇晶體管鄰接且與所述第1選擇晶體管串聯連接的第1晶體管、與所述第1晶體管串聯連接的存儲單元晶體管、以及與所述存儲單元晶體管串聯連接的第2選擇晶體管；

第1及第2選擇柵極線，分別連接于所述第1及第2選擇晶體管的柵極；

第1字線，連接于所述第1晶體管的柵極；

第2字線，連接于所述存儲單元晶體管的柵極；

行解碼器，對所述第1及第2選擇柵極線以及所述第1及第2字線施加電壓；以及

控制電路，控制刪除動作；且

所述控制電路在所述刪除動作中，反復執行包含刪除脈沖施加動作與刪除驗證動作的刪除循環，在所述刪除循環結束之后，執行對所述第1晶體管的寫入動作。

4.根據權利要求3所述的半導體存儲裝置，其中在對所述第1晶體管的所述寫入動作中，

對所述第1字線施加第1電壓，對所述第2字線施加比所述第1電壓低的第2電壓，對所述第1選擇柵極線施加比所述第2電壓低的第3電壓，且對所述第2選擇柵極線施加比所述第3電壓低的第4電壓。

5.一種半導體存儲裝置，具備：

存儲器串，包含第1選擇晶體管、與所述第1選擇晶體管鄰接且與所述第1選擇晶體管串聯連接的第1晶體管、與所述第1晶體管串聯連接的存儲單元晶體管、以及與所述存儲單元晶體管串聯連接的第2選擇晶體管；

第1及第2選擇柵極線，分別連接于所述第1及第2選擇晶體管的柵極；

第1字線，連接于所述第1晶體管的柵極；

第2字線，連接于所述存儲單元晶體管的柵極；

行解碼器，對所述第1及第2選擇柵極線以及所述第1及第2字線施加電壓；以及

控制電路，控制讀取動作及寫入動作；且

所述寫入動作包含程序動作與程序驗證動作，

所述控制電路在所述讀取動作及/或所述程序驗證動作中，以如下方式進行控制：所述行解碼器對所述第1選擇柵極線施加第1電壓，對所述第2選擇柵極線施加第2電壓，對所述第1字線施加第3電壓，且對所述第2字線施加第4電壓之后，讀取所述存儲單元晶體管的數據，并在讀取所述數據之后，所述行解碼器對所述第1字線施加比所述第1至第4電壓低的第5電壓，在所述第1字線的電壓降低至所述第5電壓之后，所述行解碼器對所述第1及第2選擇柵極線以及所述第2字線施加所述第5電壓。

6.根據權利要求5所述的半導體存儲裝置，其中

所述第1電壓高于所述第2電壓，所述第2電壓高于所述第3電壓，所述第3電壓高于所述第4電壓。