[發明專利]使用帶ADCS和DAC的數字PLLS時的抖動減少技術

有效

• 申請號: 201810908368.6
• 申請日: 2018-08-10
• 公開（公告）號: CN109391267B
• 公開（公告）日: 2020-10-16
• 發明（設計）人: F·C·湯普森;V·阿格拉沃爾;J·B·謝爾瓦;D·M·道爾頓
• 申請（專利權）人: 亞德諾半導體無限責任公司
• 主分類號: H03M1/08
• 分類號: H03M1/08
• 代理公司: 中國貿促會專利商標事務所有限公司 11038
• 代理人: 劉倜

本公開涉及使用帶ADCS和DAC的數字PLLS時的抖動減少技術。本公開還涉及用于電子系統的數據轉換器。示例系統包括主模數轉換器(ADC)電路、斜率計算電路、采樣時鐘信號(DPLL)電路、采樣誤差電路和求和電路。主ADC電路對輸入信號進行采樣，并產生代表輸入信號的數字輸出信號。斜率計算電路產生代表輸入信號斜率的數字斜率信號，DPLL電路向主ADC電路提供采樣時鐘信號。采樣誤差電路通過主ADC電路使用數字斜率信號和采樣時鐘信號產生代表采樣誤差的采樣誤差信號。求和電路接收主ADC電路的采樣誤差信號和數字輸出信號，并產生代表輸入信號的調整的數字輸出信號。

技術領域

該文獻涉及用于數據轉換的電子電路。一些實施例涉及改善數據轉換器的信噪性能的電路。

背景技術

電子系統可以包括數據轉換器，例如模數(A/D)轉換器(ADC)和數字-模擬(D/A)轉換器(DAC)。一些ADC和DAC與相控鎖定環(PLL)電路一起使用，該電路為數據轉換器的操作提供定時信號。數據轉換器的性能可能受到PLL電路中的非理想性的不利影響。例如，PLL電路的時鐘抖動會對數據轉換器的信噪比產生不利影響。本發明人已經認識到需要改進數據轉換器的性能。

發明內容

該文獻一般涉及數據轉換器電路，尤其涉及減少數據轉換器電路中的誤差。在一些實施方案中，電子裝置包括主模數轉換器(ADC)電路、斜率計算電路、采樣時鐘信號(DPLL)電路、采樣誤差電路和求和電路。主ADC電路對輸入信號進行采樣并產生表示所述輸入信號的數字輸出信號。斜率計算電路產生表示所述輸入信號的斜率的數字斜率信號，并且DPLL電路向所述主ADC電路提供采樣時鐘信號。采樣誤差電路使用所述數字斜率信號和所述采樣時鐘信號產生表示所述主ADC電路的采樣誤差的采樣誤差信號。求和電路接收所述主ADC電路的采樣誤差信號和數字輸出信號，并產生表示所述輸入信號的調整的數字輸出信號。

在一些實施方案中，電子裝置包括：斜率計算電路，被配置為計算輸入信號的斜率；數模轉換器(DAC)電路，被配置為對DAC輸入信號進行采樣，并從采樣的DAC輸入信號產生模擬輸出信號；采樣時鐘信號(DPLL)電路，被配置為所述DAC電路提供采樣時鐘信號；采樣誤差電路，被配置為使用所述輸入信號的斜率和所述采樣時鐘信號產生表示所述DAC電路的采樣誤差的采樣誤差信號；和求和電路，被配置為接收采樣誤差信號和輸入信號，并提供調整的輸入信號作為DAC電路采樣的DAC輸入信號。

在一些實施方案中，電子裝置包括：ΔΣ模數轉換器(ADC)電路，包括：包括鎖存比較器電路的正向電路路徑；和反饋路徑，可操作地耦合到鎖存比較器電路的輸出并包括數模轉換器(DAC)電路，其中所述DAC電路是電流DAC電路；采樣時鐘信號(DPLL)電路，被配置為DAC電路提供采樣時鐘信號；定時誤差計算電路，可操作地耦合到DPLL電路并配置成確定DPLL電路中的定時誤差并使用定時誤差生成校正因子；和輸出電路，可操作地耦合到ΔΣADC電路和定時誤差計算電路，并且被配置為使用校正因子來修改ΔΣADC電路的輸出。

該部分旨在提供本專利申請的主題的概述。其目的不是提供對本發明的排他性或詳盡的解釋。包括詳細描述以提供關于本專利申請的進一步信息。

附圖說明

在附圖中，不一定按比例繪制，相同的附圖標記可以描述不同視圖中的類似組件。具有不同字母后綴的相同數字可表示類似組件的不同實例。附圖通過示例而非限制的方式示出了本文件中討論的各種實施例。

圖1A是模擬鎖相環(PLL)電路的實施例的框圖。

圖1B是數字鎖相環(DPLL)電路的實施例的框圖。

圖2是包括模數轉換器(ADC)電路和DPLL電路的數據轉換器的示例的框圖。

圖3是模擬信號和采樣時鐘信號的示例的圖示。

圖4是斜率計算電路的示例的框圖。