[發明專利]使用帶ADCS和DAC的數字PLLS時的抖動減少技術

有效

• 申請號: 201810908368.6
• 申請日: 2018-08-10
• 公開（公告）號: CN109391267B
• 公開（公告）日: 2020-10-16
• 發明（設計）人: F·C·湯普森;V·阿格拉沃爾;J·B·謝爾瓦;D·M·道爾頓
• 申請（專利權）人: 亞德諾半導體無限責任公司
• 主分類號: H03M1/08
• 分類號: H03M1/08
• 代理公司: 中國貿促會專利商標事務所有限公司 11038
• 代理人: 劉倜

1.一種數字鎖相環(DPLL)誤差校正電路，所述DPLL誤差校正電路包括：

主模數轉換器(ADC)電路，被配置為對輸入信號進行采樣并產生表示所述輸入信號的數字輸出信號；

數字鎖相環(DPLL)電路，被配置為向所述主ADC電路提供采樣時鐘信號；

斜率計算電路，被配置為生成表示所述輸入信號的斜率的數字斜率信號；

采樣誤差電路，被配置為使用所述數字斜率信號和所述采樣時鐘信號來確定表示所述主ADC電路的采樣誤差的采樣誤差信號，其中所述采樣誤差電路包括：

定時誤差計算電路，可操作地耦合到DPLL電路，并且被配置為確定表示所述采樣時鐘信號中的誤差的定時誤差，以及

輸出電路，可操作地耦合到所述主ADC電路和所述采樣誤差電路，并且被配置為使用所確定的定時誤差調整所述數字輸出信號。

2.權利要求1所述的DPLL誤差校正電路，

其中所述采樣誤差電路被配置為使用所述數字斜率信號和所述采樣時鐘信號來生成表示所述主ADC電路的采樣誤差的采樣誤差信號；以及

其中所述輸出電路包括求和電路，所述求和電路被配置為接收所述采樣誤差信號和所述主ADC電路的所述數字輸出信號，以及生成表示所述輸入信號的調整的數字輸出信號。

3.權利要求2所述的DPLL誤差校正電路，

其中所述定時誤差計算電路被配置為生成表示所述采樣時鐘信號中的誤差的定時誤差信號；以及

其中所述采樣誤差電路被配置為將所述數字斜率信號和所述定時誤差信號相乘以生成所述采樣誤差信號。

4.權利要求1所述的DPLL誤差校正電路，其中所述DPLL電路包括數控振蕩器(DCO)電路、時間數字轉換器電路(TDC)和環路濾波器電路，以及其中所述定時誤差計算電路被配置為使用所述環路濾波器電路的輸出來計算所述定時誤差。

5.權利要求2所述的DPLL誤差校正電路，其中所述斜率計算電路包括：

微分器電路，被配置為生成表示所述輸入信號的斜率的模擬斜率信號；和

斜率ADC電路，被配置為將所述模擬斜率信號轉換為數字斜率信號。

6.權利要求5所述的DPLL誤差校正電路，包括乘法器電路；

其中所述定時誤差計算電路被配置為生成表示所述采樣時鐘信號中的抖動誤差的定時誤差信號；

其中所述乘法器電路被配置為將所述數字斜率信號與所述定時誤差信號相乘以生成所述采樣誤差信號；以及

其中所述斜率ADC電路包括多個位，并且增加所述斜率ADC電路的位數增加了對所述采樣時鐘信號中的所述抖動誤差的抑制。

7.權利要求2所述的DPLL誤差校正電路，其中所述斜率計算電路被配置為將所述輸入信號的斜率值計算為所述輸入信號的第一樣本與所述輸入信號的第二樣本之間的差值除以采樣時鐘周期，并生成所述數字斜率信號作為所述輸入信號的斜率值的運行計算。

8.權利要求7所述的DPLL誤差校正電路，其中所述斜率計算電路被配置為以所述輸入信號的頻率的至少兩倍的頻率計算所述輸入信號的所述斜率值。

9.權利要求7所述的DPLL誤差校正電路，其中所述斜率計算電路被配置為使用所述輸入信號的三個或更多個采樣點計算所述輸入信號的所述斜率值。

10.權利要求1所述的DPLL誤差校正電路，

其中所述主ADC電路是Δ∑ADC電路，包括：

正向電路路徑，包括鎖存比較器電路；和

反饋路徑，可操作地耦合到所述鎖存比較器電路的輸出，并且包括數模轉換器(DAC)電路，其中所述DAC電路是電流DAC電路；

其中所述數字鎖相環(DPLL)電路被配置為向所述DAC電路提供采樣時鐘信號；

其中所述定時誤差計算電路被配置為確定所述DPLL電路中的定時誤差并使用所述定時誤差來生成校正因子；以及

其中所述輸出電路被配置為使用所述校正因子來修改所述Δ∑ADC電路的輸出。