[發明專利]半導體存儲裝置及其制造方法

有效

• 申請號: 201810885607.0
• 申請日: 2018-08-06
• 公開（公告）號: CN110310956B
• 公開（公告）日: 2023-04-18
• 發明（設計）人: 野田耕生;村田威史;野田光彥
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: H10B43/35
• 分類號: H10B43/35;H10B43/20;H10B43/27
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 楊林勳

實施方式提供一種能夠減少配線所產生的不良情況的半導體存儲裝置及其制造方法。實施方式的半導體存儲裝置具備：第1導電層(15)；多個第2導電層，積層于第1導電層(15)上，且在X方向延伸；第3導電層(17)，設置于第1導電層(15)與第2導電層之間；存儲器支柱，在積層第2導電層的Z方向，在多個第2導電層內延伸；狹縫(ST)，在第1方向及第2方向延伸，將第2導電層分離；及多個狹縫(STC1)，與狹縫(ST)的端部隔開距離而設置，且在與第1方向正交的第3方向及第2方向延伸。狹縫(STC1)隔著狹縫(ST)的延長線而配置。第1導電層(15)與狹縫(ST)的延長線和狹縫(STC1)的延長線交叉的交叉區域在第2方向重疊，第3導電層(17)不與交叉區域在第2方向重疊。

[相關申請]

本申請享受以日本專利申請2018-52439號(申請日：2018年3月20日)為基礎申請的優先權。本申請通過參照該基礎申請而包含基礎申請的全部內容。

技術領域

實施方式涉及一種半導體存儲裝置及其制造方法。

背景技術

作為半導體存儲裝置，已知有存儲單元三維排列而成的NAND(與非)型閃速存儲器。

發明內容

實施方式提供一種能夠減少配線中產生的不良情況的半導體存儲裝置及其制造方法。

實施方式的半導體存儲裝置具備：第1導電層；多個第2導電層，積層于所述第1導電層上，且在第1方向上延伸；第3導電層，設置于所述第1導電層與所述第2導電層之間；存儲器支柱，在積層所述多個第2導電層的第2方向上，在所述多個第2導電層內延伸；第1絕緣層，在所述第1方向及所述第2方向延伸，將所述多個第2導電層分離；及多個第2絕緣層，與所述第1絕緣層的端部隔開距離而設置，在與所述第1方向正交的第3方向及所述第2方向延伸。所述多個第2絕緣層隔著所述第1絕緣層的延長線而配置，所述第1導電層與所述第1絕緣層的延長線和所述第2絕緣層的延長線交叉的交叉區域在所述第2方向重疊，所述第3導電層不與所述交叉區域在所述第2方向重疊。

附圖說明

圖1是表示第1實施方式的半導體存儲裝置的構成的俯視圖。

圖2是沿圖1中的A-A'線的剖視圖。

圖3是沿圖1中的B-B'線的剖視圖。

圖4是第1實施方式中的存儲器支柱的沿Y方向的剖視圖。

圖5是表示第1實施方式的半導體存儲裝置中的狹縫的制造方法的流程圖。

圖6(a)、(b)是表示第1實施方式中的狹縫的包含交叉區域的第1區域的制造方法的圖。

圖7是表示第1實施方式中的狹縫的第1區域的制造方法的圖。

圖8是表示第1實施方式中的狹縫的第1區域的制造方法的圖。

圖9是表示第1實施方式中的狹縫的第1區域的制造方法的圖。

圖10是表示第1實施方式中的狹縫的第1區域的制造方法的圖。

圖11是表示第1實施方式中的狹縫的第1區域的制造方法的圖。

圖12是表示第1實施方式中的狹縫的第1區域的制造方法的圖。

圖13是表示第1實施方式中的狹縫的第1區域的制造方法的圖。

圖14是表示第1實施方式中的狹縫的第1區域的制造方法的圖。

圖15是表示第1實施方式中的狹縫的第1區域的制造方法的圖。

圖16是表示第1實施方式中的狹縫的第1區域的制造方法的圖。

圖17是表示第1實施方式中的狹縫的第1區域的制造方法的圖。